JPS62120694A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62120694A JPS62120694A JP60260198A JP26019885A JPS62120694A JP S62120694 A JPS62120694 A JP S62120694A JP 60260198 A JP60260198 A JP 60260198A JP 26019885 A JP26019885 A JP 26019885A JP S62120694 A JPS62120694 A JP S62120694A
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- Japan
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- internal
- chip select
- signal
- address
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にその周辺回路
の改良に関するものである。
の改良に関するものである。
従来、この種の半導体記憶装置として、第６図に示すも
のがあった。図において、１はＣＭＯ５スタティックＲ
ＡＭで使用される外部Ｃ３ｅｘｔ信号に対する入力初段
、３１〜３Ｎはアドレス信号ａ１〜ａＮがそれぞれ入力
されるとともに入力初段１出力τ丁が共通に入力される
ＮＯＲゲートであり、通常このＮＯＲゲートはアドレス
信号の論理レベルを所定の論理レベルに固定するための
入力初段として用いられている。また４はこれらのＮＯ
Ｒゲートの出力からメモリセル選択信号を発生するアド
レスデコード手段、５はセンスアンプ活性化信号ＳＥ（
センス・イネーブル）を発生するセンスアンプ活性化信
号発生回路である。
のがあった。図において、１はＣＭＯ５スタティックＲ
ＡＭで使用される外部Ｃ３ｅｘｔ信号に対する入力初段
、３１〜３Ｎはアドレス信号ａ１〜ａＮがそれぞれ入力
されるとともに入力初段１出力τ丁が共通に入力される
ＮＯＲゲートであり、通常このＮＯＲゲートはアドレス
信号の論理レベルを所定の論理レベルに固定するための
入力初段として用いられている。また４はこれらのＮＯ
Ｒゲートの出力からメモリセル選択信号を発生するアド
レスデコード手段、５はセンスアンプ活性化信号ＳＥ（
センス・イネーブル）を発生するセンスアンプ活性化信
号発生回路である。
なお上記で５ｅｘｔはチップセレクト入力信号であり、
ロウの時チップが活性化されるというものである。
ロウの時チップが活性化されるというものである。
次にセンスアンプの構成例を第８図に示す。この第８図
はＣＭＯ３構成でよく使用されるカレントミラー型セン
スアンプとその後段のインバータとを示している。
はＣＭＯ３構成でよく使用されるカレントミラー型セン
スアンプとその後段のインバータとを示している。
図中、６，７．１１はｐチャネル型電界効果トランジス
タ、８，９，１０，１２．１３はｎチャネル型電界効果
トランジスタであり、該センスアンプ２０及びインバー
タ３０はメモリセルからのデータＢ、Ｂの差動増幅を行
ない、出力段へデータを伝える働きをする。
タ、８，９，１０，１２．１３はｎチャネル型電界効果
トランジスタであり、該センスアンプ２０及びインバー
タ３０はメモリセルからのデータＢ、Ｂの差動増幅を行
ない、出力段へデータを伝える働きをする。
ここで、１０．１３はセンスアンプのパワーカット用の
トランジスタ（電流削減手段）であり、センスアンプ活
性化信号ＳＥがハイの時、センスアンプは活性化され増
幅動作を行なうが、センスアンプイネーブル信号Ｓ、Ｅ
がロウの時、センスアンプは非活性化状態となりセンス
アンプを流れる電流はカットされる。
トランジスタ（電流削減手段）であり、センスアンプ活
性化信号ＳＥがハイの時、センスアンプは活性化され増
幅動作を行なうが、センスアンプイネーブル信号Ｓ、Ｅ
がロウの時、センスアンプは非活性化状態となりセンス
アンプを流れる電流はカットされる。
次に動作について説明する。
第７図に従来型の動作タイミング図を示す。ここで■は
ノード電圧、■は電流を示している。外部チップセレク
ト信号で５ｅｘｔがハイからロウに変化するとそれを受
けて内部信号で丁がハイからロウに変化する。そうする
と、アドレス信号ａ１〜ａＮがハイでないときは、ＮＯ
Ｒゲート３が動作し、アドレスデコード手段４が動作し
、アドレスバ・ノファ及びデコーダ周辺で充放電電流が
流れる。
ノード電圧、■は電流を示している。外部チップセレク
ト信号で５ｅｘｔがハイからロウに変化するとそれを受
けて内部信号で丁がハイからロウに変化する。そうする
と、アドレス信号ａ１〜ａＮがハイでないときは、ＮＯ
Ｒゲート３が動作し、アドレスデコード手段４が動作し
、アドレスバ・ノファ及びデコーダ周辺で充放電電流が
流れる。
また逆に外部チップセレクト信号で５ｅｘｔがロウから
ハイに変化しても同様に電流が流れる。一方センスアン
プでは外部チップセレクト信号テ丁ｅｘｔがロウの期間
センスアンプが活性化状態となり、センスアンプで電流
が流れる。従って全体の電流波形は第７図に示すように
時間ｔｌ、ｔ２でピークを持つ。
ハイに変化しても同様に電流が流れる。一方センスアン
プでは外部チップセレクト信号テ丁ｅｘｔがロウの期間
センスアンプが活性化状態となり、センスアンプで電流
が流れる。従って全体の電流波形は第７図に示すように
時間ｔｌ、ｔ２でピークを持つ。
従来の半導体記憶装置は、以上のように構成されている
ので、Ｃ３ｅｘｔ信号の変化時にピーク電流が大きくな
るという欠点があった。
ので、Ｃ３ｅｘｔ信号の変化時にピーク電流が大きくな
るという欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、回路を大きく変更することなく、周辺回路全
体を流れる電流のピーク値を下げることのできる半導体
記憶装置を得ることを目的としている。
たもので、回路を大きく変更することなく、周辺回路全
体を流れる電流のピーク値を下げることのできる半導体
記憶装置を得ることを目的としている。
この発明に係る半導体記憶装置は、外部チップ選択信号
で丁ｅｘｔを受けて内部チップ選択信号を２種類以上発
生する内部チップセレクト信号発生回路を設け、時間的
に異なる核内部チップ選択信号をアドレス入力初段によ
るアドレス信号の固定と内部回路の活性化に分けて使用
するようにしたものである。
で丁ｅｘｔを受けて内部チップ選択信号を２種類以上発
生する内部チップセレクト信号発生回路を設け、時間的
に異なる核内部チップ選択信号をアドレス入力初段によ
るアドレス信号の固定と内部回路の活性化に分けて使用
するようにしたものである。
この発明においては、外部チップ選択信号でＴｅｘｔを
受けて内部チップ選択信号を２種類以上発生する内部チ
ップセレクト信号発生回路を設け、時期的に異なる該内
部チップ選択信号をアドレス入力初段によるアドレス信
号の固定と内部回路の活性化に分けて使用するようにし
たので、内部回路の活性化とアドレス信号の固定とが時
間的にずれることとなり、で５ｅｘｔ変化時のピーク電
流が低減される。
受けて内部チップ選択信号を２種類以上発生する内部チ
ップセレクト信号発生回路を設け、時期的に異なる該内
部チップ選択信号をアドレス入力初段によるアドレス信
号の固定と内部回路の活性化に分けて使用するようにし
たので、内部回路の活性化とアドレス信号の固定とが時
間的にずれることとなり、で５ｅｘｔ変化時のピーク電
流が低減される。
第１図はこの発明の一実施例による半導体記憶装置を示
し、図中、第４図と同一または相当部分は、同じ符号で
示されている。２は本実施例で新たに付加された内部Ｃ
Ｓ信号発生回路であり、この内部ＣＳ信号発生回路２は
子音信号からで丁１とτ丁２の２種類の信号を作り、そ
れぞれをＮＯＲ回路３１〜３Ｎ及びセンスアンプ活性化
信号発生回路５に対し出力するものである。
し、図中、第４図と同一または相当部分は、同じ符号で
示されている。２は本実施例で新たに付加された内部Ｃ
Ｓ信号発生回路であり、この内部ＣＳ信号発生回路２は
子音信号からで丁１とτ丁２の２種類の信号を作り、そ
れぞれをＮＯＲ回路３１〜３Ｎ及びセンスアンプ活性化
信号発生回路５に対し出力するものである。
第４図は第１図の内部ＣＳ信号発生回路２の一構成例で
あり、て音信号を入力とする遅延回路２１と、τ音信号
と遅延回路２１の出力でＳＤの２つを入力とするＡＮＤ
ＮＯゲートとＯＲゲート２３とからなっている。
あり、て音信号を入力とする遅延回路２１と、τ音信号
と遅延回路２１の出力でＳＤの２つを入力とするＡＮＤ
ＮＯゲートとＯＲゲート２３とからなっている。
次に動作について説明する。第２図に動作タイミング図
を示す。ここで■はノード電圧、■は電流を示している
。
を示す。ここで■はノード電圧、■は電流を示している
。
外部チップセレクト信号で５ｅｘｔがハイからロウに変
化するとそれを受けて内部信号て丁がハイからロウに変
化する。そうすると内部ＣＳ信号発生回路２では第２図
の動作タイミング図に示すように、で丁１ならびにτ丁
２を発生する。で丁１はハイ−ロウの変化が早くて、ロ
ウ−ハイの変化が遅延される信号であり、信号τ丁２は
ハイ−ロウの変化が遅延され、ロウ−ハイの変化が遅延
されない信号である。子音１はアドレス信号の入力との
ＮＯＲゲートに入力されるので、アドレスバッファ及び
デコードで流れる電流は第２図の１（アドレスバッファ
及びデコーダ）のようになる。
化するとそれを受けて内部信号て丁がハイからロウに変
化する。そうすると内部ＣＳ信号発生回路２では第２図
の動作タイミング図に示すように、で丁１ならびにτ丁
２を発生する。で丁１はハイ−ロウの変化が早くて、ロ
ウ−ハイの変化が遅延される信号であり、信号τ丁２は
ハイ−ロウの変化が遅延され、ロウ−ハイの変化が遅延
されない信号である。子音１はアドレス信号の入力との
ＮＯＲゲートに入力されるので、アドレスバッファ及び
デコードで流れる電流は第２図の１（アドレスバッファ
及びデコーダ）のようになる。
またで丁２はセンスアンプイネーブル信号の発生に使用
されるので、センスアンプで消費される電流は第２図の
Ｉ （センスアンプ）のようになる。
されるので、センスアンプで消費される電流は第２図の
Ｉ （センスアンプ）のようになる。
従って全体電流Ｉ （全体）は第７図の従来例のような
ピークを持たなくすることができ、同時のノイズの原因
であるｄ Ｉ／ｄ ｔの低減にも効果がある。
ピークを持たなくすることができ、同時のノイズの原因
であるｄ Ｉ／ｄ ｔの低減にも効果がある。
また第３図に示すようにで５ｅｘｔ信号がハイの期間、
即ちチップ非選択の期間が短かくなると内部の７ｃ￥１
信号ではチップ非選択の時期がなくなり、て５ｅｘｔ信
号がハイである期間が短かくなるために次サイクルのア
クセスタイムが遅くなるブツシュアウト効果を回避でき
る。
即ちチップ非選択の期間が短かくなると内部の７ｃ￥１
信号ではチップ非選択の時期がなくなり、て５ｅｘｔ信
号がハイである期間が短かくなるために次サイクルのア
クセスタイムが遅くなるブツシュアウト効果を回避でき
る。
またで丁１信号のハイ−ロウへの変化を早（するので、
チップセレクトアクセスタイムが遅くならないものであ
る。
チップセレクトアクセスタイムが遅くならないものであ
る。
なお、上記実施例では第１番目の内部ＣＳ信号て丁１で
アドレスの制御を行ない、第２番目の内部ＣＳ信号τ百
丁でセンスアンプの制御を行なうようにしたが、内部Ｃ
Ｓ信号を３種類以上発生してセンスアンプ以外の他の内
部回路の制御に用いるようにしてもよく、その他アドレ
ス入力初段以外でのパワーカットに用いることにより、
上記実施例と同様の効果を奏する。
アドレスの制御を行ない、第２番目の内部ＣＳ信号τ百
丁でセンスアンプの制御を行なうようにしたが、内部Ｃ
Ｓ信号を３種類以上発生してセンスアンプ以外の他の内
部回路の制御に用いるようにしてもよく、その他アドレ
ス入力初段以外でのパワーカットに用いることにより、
上記実施例と同様の効果を奏する。
以上のように、本発明に係る半導体記憶装置によれば、
従来回路を大きく変更することなく、内部のチップセレ
クト信号を２種類以上として、それぞれでアドレス信号
の固定と内部回路の制御を行なうようにしたので、ピー
ク電流が低減され、同時にノイズの原因となるｄＩ／ｄ
、ｔの低減にも効果がある。またアクセスタイムが遅く
ならない効果もある。
従来回路を大きく変更することなく、内部のチップセレ
クト信号を２種類以上として、それぞれでアドレス信号
の固定と内部回路の制御を行なうようにしたので、ピー
ク電流が低減され、同時にノイズの原因となるｄＩ／ｄ
、ｔの低減にも効果がある。またアクセスタイムが遅く
ならない効果もある。
第１図は本発明の一実施例による半導体記憶装置の回路
図、第２図及び第３図は第１図の動作タイミングを示す
図、第４図は第１図の内部チップセレクト信号発生回路
の構成例を示す回路図、第５図は第４図の回路の動作タ
イミングを示す図、第６図は従来の半導体記憶装置の回
路図、第７図は第６図の動作タイミングを示す図、第８
図は第１図及び第６図の半導体記憶装置に用いられるセ
ンスアンプの回路図である。 １・・・チップセレクト信号に対する入力初段、２・・
・内部ＣＳ信号発生回路、３・・・ＮＯＲゲート（内部
アドレス固定手段）、４・・・アドレスデコード手段、
５・・・センスアンプ活性化信号発生回路、１０．１３
・・・ｎチャネル型電界効果トランジスタ（電流削減手
段）。
図、第２図及び第３図は第１図の動作タイミングを示す
図、第４図は第１図の内部チップセレクト信号発生回路
の構成例を示す回路図、第５図は第４図の回路の動作タ
イミングを示す図、第６図は従来の半導体記憶装置の回
路図、第７図は第６図の動作タイミングを示す図、第８
図は第１図及び第６図の半導体記憶装置に用いられるセ
ンスアンプの回路図である。 １・・・チップセレクト信号に対する入力初段、２・・
・内部ＣＳ信号発生回路、３・・・ＮＯＲゲート（内部
アドレス固定手段）、４・・・アドレスデコード手段、
５・・・センスアンプ活性化信号発生回路、１０．１３
・・・ｎチャネル型電界効果トランジスタ（電流削減手
段）。
Claims (3)
- （１）複数のメモリセルからなるメモリセルアレイと、 チップの選択、非選択を切替えるためのチップセレクト
入力信号より２種類以上の内部信号を発生する内部チッ
プセレクト信号発生回路と、該内部チップセレクト信号
発生回路の出力により制御され、上記メモリセルアレイ
の特定のメモリセルを指定するためのアドレス信号を所
定の論理レベルに固定する内部アドレス固定手段と、上
記内部チップセレクト信号発生回路の出力により制御さ
れ上記メモリセルアレイ、内部アドレス固定手段以外の
内部回路の電流を削減する電流削減手段とを備えたこと
を特徴とする半導体記憶装置。 - （２）上記内部アドレス固定手段は、上記アドレス信号
及び上記内部チップセレクト信号発生回路の出力を２入
力とする、該アドレス信号と同数のＮＯＲ回路であり、
上記内部回路はセンスアンプ回路であることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 - （３）上記内部チップセレクト信号発生回路は、上記内
部アドレス固定手段に対する第１の出力と上記内部回路
に対する第２の出力とを発生し、上記チップセレクト入
力信号の変化でチップが選択された時の第１の出力の変
化が第２の出力の変化より早く、該チップセレクト入力
信号の変化でチップを非選択にした時の第２の出力の変
化が第１の出力の変化より速いことを特徴とする特許請
求の範囲第１項または第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260198A JPS62120694A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260198A JPS62120694A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120694A true JPS62120694A (ja) | 1987-06-01 |
| JPH0458676B2 JPH0458676B2 (ja) | 1992-09-18 |
Family
ID=17344693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260198A Granted JPS62120694A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120694A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188898A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 半導体記憶装置 |
| JPH02270190A (ja) * | 1988-12-21 | 1990-11-05 | Texas Instr Inc <Ti> | グリッチ保護回路を含む集積回路 |
| JP2013527551A (ja) * | 2010-04-30 | 2013-06-27 | フリースケール セミコンダクター インコーポレイテッド | ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路 |
| JP2022003734A (ja) * | 2020-06-23 | 2022-01-11 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 入力レシーバ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760584A (en) * | 1980-09-26 | 1982-04-12 | Nec Corp | Memory circuit |
| JPS6093696A (ja) * | 1983-10-27 | 1985-05-25 | Nec Corp | 半導体メモリ |
-
1985
- 1985-11-20 JP JP60260198A patent/JPS62120694A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760584A (en) * | 1980-09-26 | 1982-04-12 | Nec Corp | Memory circuit |
| JPS6093696A (ja) * | 1983-10-27 | 1985-05-25 | Nec Corp | 半導体メモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188898A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 半導体記憶装置 |
| JPH0644396B2 (ja) * | 1987-01-31 | 1994-06-08 | 株式会社東芝 | 半導体記憶装置 |
| JPH02270190A (ja) * | 1988-12-21 | 1990-11-05 | Texas Instr Inc <Ti> | グリッチ保護回路を含む集積回路 |
| JP2013527551A (ja) * | 2010-04-30 | 2013-06-27 | フリースケール セミコンダクター インコーポレイテッド | ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路 |
| JP2022003734A (ja) * | 2020-06-23 | 2022-01-11 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 入力レシーバ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458676B2 (ja) | 1992-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R360 | Written notification for declining of transfer of rights |
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Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| S111 | Request for change of ownership or part of ownership |
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