JPH01175414A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01175414A JPH01175414A JP62333718A JP33371887A JPH01175414A JP H01175414 A JPH01175414 A JP H01175414A JP 62333718 A JP62333718 A JP 62333718A JP 33371887 A JP33371887 A JP 33371887A JP H01175414 A JPH01175414 A JP H01175414A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000005540 biological transmission Effects 0.000 claims description 12
- 239000000872 buffer Substances 0.000 abstract description 14
- 230000004044 response Effects 0.000 abstract description 11
- 230000003252 repetitive effect Effects 0.000 abstract description 9
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 17
- 229920000747 poly(lactic acid) Polymers 0.000 description 14
- 230000000694 effects Effects 0.000 description 7
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 230000004043 responsiveness Effects 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第６〜８図）発明が解決
しようとする問題点 問題点を解決するための手段 作用 実施例 （１）本発明の基本原理 （第５図）（２）本発明
の一実施例 （第１〜４図）発明の効果 〔概 要〕 ＲＯＭ、ＲＡＭＸＰＬＡ等の繰返し回路を有する半導体
集積回路に関し、 最少の論理回路構成およびレイアウトパターンピッチで
応答速度の高速化を図った半導体集積回路を提供するこ
とを目的とし、 所定のタイミングで論理演算を行う複数の回路網と、回
路網の間に設けられ、前段からの信号データを所定の伝
達タイミングで次段回路網に伝達する伝達回路と、信号
入力から前記回路網が論理演算を行うのに必要な時間を
経過したときにタイミング信号を発生するとともに、該
タイミング信号を該回路網に続く伝達回路および次段の
回路網に出力するタイミング発生手段と、前記伝達回路
に入力されるタイミング信号を該伝達回路に入力される
回路網の演算結果に応して部分的に遮断する遮断手段と
、を備えるように構成する。
しようとする問題点 問題点を解決するための手段 作用 実施例 （１）本発明の基本原理 （第５図）（２）本発明
の一実施例 （第１〜４図）発明の効果 〔概 要〕 ＲＯＭ、ＲＡＭＸＰＬＡ等の繰返し回路を有する半導体
集積回路に関し、 最少の論理回路構成およびレイアウトパターンピッチで
応答速度の高速化を図った半導体集積回路を提供するこ
とを目的とし、 所定のタイミングで論理演算を行う複数の回路網と、回
路網の間に設けられ、前段からの信号データを所定の伝
達タイミングで次段回路網に伝達する伝達回路と、信号
入力から前記回路網が論理演算を行うのに必要な時間を
経過したときにタイミング信号を発生するとともに、該
タイミング信号を該回路網に続く伝達回路および次段の
回路網に出力するタイミング発生手段と、前記伝達回路
に入力されるタイミング信号を該伝達回路に入力される
回路網の演算結果に応して部分的に遮断する遮断手段と
、を備えるように構成する。
本発明は、半導体集積回路に関し、特に、ダイナミック
ロジックを用いた大規模Ｐ １．、 Ａ （Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）等に適用し
て好適な最少のチップ専有面積で高速化を図った半導体
集積回路に関する。
ロジックを用いた大規模Ｐ １．、 Ａ （Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）等に適用し
て好適な最少のチップ専有面積で高速化を図った半導体
集積回路に関する。
近時、半導体集積回路はＬ Ｓ Ｉ （Ｌａｒｇｅ ５
ｃａｌｅ １ｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）か
らＶＬＳ Ｉ（Ｖｅｒｙ Ｔ−３ｊ））に移行しつつあ
り、集積密度の向上を図るためにＲＯＭ （Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ）、ＲＡ Ｍ （Ｒａｎｄｏｍ
Ａｃ５ｓｅｓｓ Ｍｅｍｏｒｙ） 、Ｐ Ｌ Ａ等の
繰返し回路が使われる傾向にある。また、高速化に対す
る要望も強く、昨今では数ｎｓのオーダで論議が展開す
ることも珍しいことではない。
ｃａｌｅ １ｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）か
らＶＬＳ Ｉ（Ｖｅｒｙ Ｔ−３ｊ））に移行しつつあ
り、集積密度の向上を図るためにＲＯＭ （Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ）、ＲＡ Ｍ （Ｒａｎｄｏｍ
Ａｃ５ｓｅｓｓ Ｍｅｍｏｒｙ） 、Ｐ Ｌ Ａ等の
繰返し回路が使われる傾向にある。また、高速化に対す
る要望も強く、昨今では数ｎｓのオーダで論議が展開す
ることも珍しいことではない。
このようなＶＬＳ Ｉでば消費電力を少なく設計して発
熱量を低下させる目的からダイナミックロジックが用い
られることが多く、プリチャージおよびディスチャージ
によって回路の負荷を軽減している。
熱量を低下させる目的からダイナミックロジックが用い
られることが多く、プリチャージおよびディスチャージ
によって回路の負荷を軽減している。
また、ランダムロジックを構成する場合であっても繰返
し回路の使用か推奨されており、大規模なランダムロジ
ックもＰ Ｌ Ａによって実現されつつある。
し回路の使用か推奨されており、大規模なランダムロジ
ックもＰ Ｌ Ａによって実現されつつある。
ＶＬＳ Ｉには様々なものがあることは前述のとおりで
あるが、ここではグイナミソク型のＰ Ｌ Ａを例にあ
げて説明する。
あるが、ここではグイナミソク型のＰ Ｌ Ａを例にあ
げて説明する。
ＡＮＤ−ＯＲ２段論理回路で任意の論理関数が実現でき
ることはセルラロジック理論として良く知られており、
ＰＬＡはこの理論に基づいて構成されている。
ることはセルラロジック理論として良く知られており、
ＰＬＡはこの理論に基づいて構成されている。
従来のこの種のＰＬＡとしては例えば、第６〜９図に示
すようなものがある。第６図において、１はＰＬＡであ
り、ＰＬＡＩは多数のＡＮＤゲートで構成されたＡＮＤ
アレイ２および多数のＯＲゲートで構成されたＯＲアレ
イ３からなる。ＡＮＤアレイ２の出力はＯＲアレイ３に
入力されており、ＡＮＤアレイ２のプリチャージおよび
ディスチャージはそれぞれクロックφ１およびクロック
φ１に基づいて行われる。一方、ＯＲアレイ３のプリチ
ャージおよびディスチャージはクロックφ２およびクロ
ックψ２に基づいて行われており、４種類のクロックタ
イミングに従ってＰＬＡＩのプリチャージおよびディス
チャージが行われる。
すようなものがある。第６図において、１はＰＬＡであ
り、ＰＬＡＩは多数のＡＮＤゲートで構成されたＡＮＤ
アレイ２および多数のＯＲゲートで構成されたＯＲアレ
イ３からなる。ＡＮＤアレイ２の出力はＯＲアレイ３に
入力されており、ＡＮＤアレイ２のプリチャージおよび
ディスチャージはそれぞれクロックφ１およびクロック
φ１に基づいて行われる。一方、ＯＲアレイ３のプリチ
ャージおよびディスチャージはクロックφ２およびクロ
ックψ２に基づいて行われており、４種類のクロックタ
イミングに従ってＰＬＡＩのプリチャージおよびディス
チャージが行われる。
各クロックタイミングは第７図に示すようにＡＮＤアレ
イ２側およびＯＲアレイ３側では異なっており、ＡＮＤ
アレイ２側の出力論理レベルが確定した後ＯＲアレイ３
側に伝達されてＯＲアレイ３側の出力論理レベルが確定
するようにしている。
イ２側およびＯＲアレイ３側では異なっており、ＡＮＤ
アレイ２側の出力論理レベルが確定した後ＯＲアレイ３
側に伝達されてＯＲアレイ３側の出力論理レベルが確定
するようにしている。
詳細を説明すると、第８図に示すようにＡＮＤアレイ２
とＯＲアレイ３の間にはＡＮＤアレイ２の出力をクロッ
クφ２に従ってＯＲアレイ３に伝達するハソファ４が設
しノられており、ＡＮＤアレイ２の全ての出力はそれぞ
れに対応するＮＡＮＤゲー）５２〜５ｎに入力される。
とＯＲアレイ３の間にはＡＮＤアレイ２の出力をクロッ
クφ２に従ってＯＲアレイ３に伝達するハソファ４が設
しノられており、ＡＮＤアレイ２の全ての出力はそれぞ
れに対応するＮＡＮＤゲー）５２〜５ｎに入力される。
各ＮＡＮＤゲート５ａ〜５ｎにはＯＲアレイ３側のディ
スチャージタイミングを指示するクロックφ２が入力さ
れており、ＡＮＤアレイ２側のディスチャージが完了し
て出力論理レベルが確定するとクロックφ２がＨレベル
になってＡＮＤアレイ２側の論理演算結果がＯＲアレイ
３側に伝達される。なお、（６ａ〜６ｎ）はハソファで
ある。これをＯＲアレイ３側から見た場合、第９図に示
すように、クロックφ２がＬレベルのとき、Ｐチャンネ
ル（以下、Ｐｃｈという）のプリチャージトランジスタ
（以下、ＰＣＴｒという）７によってＯＲ側出力信号線
８がプリチャージされるが、ＯＲアレイ３例のプリチャ
ージが完了する前にＡＮＤアレイ２の論理用カレベルが
確定している。したがって、クロックφ２がＨレベル、
すなわち、クロックφ２がＬレベルとなったときにＡＮ
Ｄアレイ２側の出力論理レベルに応してＯＲ側出ノｊ信
号線８がＤＣＴ ｒ ９によりディスチャージされる。
スチャージタイミングを指示するクロックφ２が入力さ
れており、ＡＮＤアレイ２側のディスチャージが完了し
て出力論理レベルが確定するとクロックφ２がＨレベル
になってＡＮＤアレイ２側の論理演算結果がＯＲアレイ
３側に伝達される。なお、（６ａ〜６ｎ）はハソファで
ある。これをＯＲアレイ３側から見た場合、第９図に示
すように、クロックφ２がＬレベルのとき、Ｐチャンネ
ル（以下、Ｐｃｈという）のプリチャージトランジスタ
（以下、ＰＣＴｒという）７によってＯＲ側出力信号線
８がプリチャージされるが、ＯＲアレイ３例のプリチャ
ージが完了する前にＡＮＤアレイ２の論理用カレベルが
確定している。したがって、クロックφ２がＨレベル、
すなわち、クロックφ２がＬレベルとなったときにＡＮ
Ｄアレイ２側の出力論理レベルに応してＯＲ側出ノｊ信
号線８がＤＣＴ ｒ ９によりディスチャージされる。
このように、ディスチャージのタイミングに従ってＡＮ
Ｄアレイ２側からＯＲアレイ３側へ論理レベルの伝達を
行っている。
Ｄアレイ２側からＯＲアレイ３側へ論理レベルの伝達を
行っている。
なお、１０ばハソファである。
しかしながら、このような従来の半導体集積回路にあっ
て、応答性の高速化を考慮するとディスチャージの応答
性を高める必要が生じ高速化を意図しない場合と比較し
て半導体集積回路のチップ面積が拡大する傾向にある。
て、応答性の高速化を考慮するとディスチャージの応答
性を高める必要が生じ高速化を意図しない場合と比較し
て半導体集積回路のチップ面積が拡大する傾向にある。
また、プリチャージおよびディスチャージのタイミング
も複数必要であることから高速な複数のタイミング信号
発生回路を構成する必要があり、同様にチップ面積が拡
大する要因となる。したがって、論理回路を構成するた
めに必要な最少チップ面積を維持しつつ高速化を図るこ
とは困難であるという問題点があった。
も複数必要であることから高速な複数のタイミング信号
発生回路を構成する必要があり、同様にチップ面積が拡
大する要因となる。したがって、論理回路を構成するた
めに必要な最少チップ面積を維持しつつ高速化を図るこ
とは困難であるという問題点があった。
すなわち、前述のＰＬＡを例にすると、第８図に示すよ
うにクロックψ２は多数のＮＡＮＤゲート５ａ〜５ｎに
入力されており、クロックψ２のドライバ（以下、クロ
ックドライバφ２という）はすべてのＮＡＮＤゲー）５
ａ〜５ｎの入力容量を同時に駆動しなければならない。
うにクロックψ２は多数のＮＡＮＤゲート５ａ〜５ｎに
入力されており、クロックψ２のドライバ（以下、クロ
ックドライバφ２という）はすべてのＮＡＮＤゲー）５
ａ〜５ｎの入力容量を同時に駆動しなければならない。
したがって、負荷容量が増大してクロックドライバφ２
を大きな負荷電流を扱うことのできるゲート幅の大きい
トランジスタ、すなわち面積の大きなトランジスタで構
成する必要がある。また、ＯＲアレイ３側のディスチャ
ージを高速で行うにはハソファ４の出力回路面積や第９
図に示すＯＲ側出力信号線８をディスチャージするＤＣ
Ｔｒ９の面積を同様の理由から拡大する必要かある。さ
らに、負荷容量が増大した場合、わずかな配線抵抗によ
っても大きな時定数が発生し、応答性が低下する。
を大きな負荷電流を扱うことのできるゲート幅の大きい
トランジスタ、すなわち面積の大きなトランジスタで構
成する必要がある。また、ＯＲアレイ３側のディスチャ
ージを高速で行うにはハソファ４の出力回路面積や第９
図に示すＯＲ側出力信号線８をディスチャージするＤＣ
Ｔｒ９の面積を同様の理由から拡大する必要かある。さ
らに、負荷容量が増大した場合、わずかな配線抵抗によ
っても大きな時定数が発生し、応答性が低下する。
このように、大規模な半導体集積回路では最少の論理回
路および最少のレイアウトパターンピッチで高速応答性
を図ることは相反する課題であった。
路および最少のレイアウトパターンピッチで高速応答性
を図ることは相反する課題であった。
そこで本発明は、最少の論理回路構成およびレイアウト
パターンピンチで応答速度の高速化を図った半導体集積
回路を提供することを目的としている。
パターンピンチで応答速度の高速化を図った半導体集積
回路を提供することを目的としている。
本発明による半導体集積回路は上記目的達成のため、所
定のタイミングで論理演算を行う複数の回路網と、回路
網の間に設けられ、前段からの信号データを所定の伝達
タイミングで次段回路網に伝達する伝達回路と、信号入
力から前記回路網が論理演算を行うのに必要な時間を経
過したときにタイミング信号を発生ずるとともに、該タ
イミング信号を該回路網に続く伝達回路および次段の回
路網に出力するタイミング発生手段と、前記伝達回路に
入力されるタイミング信号を該伝達回路に入力される回
路網の演算結果に応じて部分的に遮断する遮断手段と、
を設けている。
定のタイミングで論理演算を行う複数の回路網と、回路
網の間に設けられ、前段からの信号データを所定の伝達
タイミングで次段回路網に伝達する伝達回路と、信号入
力から前記回路網が論理演算を行うのに必要な時間を経
過したときにタイミング信号を発生ずるとともに、該タ
イミング信号を該回路網に続く伝達回路および次段の回
路網に出力するタイミング発生手段と、前記伝達回路に
入力されるタイミング信号を該伝達回路に入力される回
路網の演算結果に応じて部分的に遮断する遮断手段と、
を設けている。
本発明では、１つのタイミング信号に基づいて複数の繰
返し回路網による論理演算が順次行われるとともに、あ
る繰返し回路網の論理演算結果に応じて次段の論理演算
タイミングを指示するタイミング信号が部分的に遮断さ
れる。
返し回路網による論理演算が順次行われるとともに、あ
る繰返し回路網の論理演算結果に応じて次段の論理演算
タイミングを指示するタイミング信号が部分的に遮断さ
れる。
したがって、複数のタイミングが不要であり、必要に応
してタイミング信号に負荷が加わるので回路構成が簡素
化されて集積度が向上するとともに、配線抵抗および負
荷容量が減少して最少の論理回路構成およびレイアウト
パターンピッチを維持しつつ、応答性の高速化が図られ
る。
してタイミング信号に負荷が加わるので回路構成が簡素
化されて集積度が向上するとともに、配線抵抗および負
荷容量が減少して最少の論理回路構成およびレイアウト
パターンピッチを維持しつつ、応答性の高速化が図られ
る。
以下、本発明の実施例を図面に基づいて説明する。説明
の都合上、最初に第５図を参照して本発明の基本原理を
述べる。
の都合上、最初に第５図を参照して本発明の基本原理を
述べる。
同図（２）は第１の基本原理を説明する図である。同図
において、１１ばＮｃｈのトランスファトランジスタ（
以下、ＴＦＴｒという）であり、ＴＦＴｒｌ、１のケー
トにはデータ信号ＩＮが入力される。
において、１１ばＮｃｈのトランスファトランジスタ（
以下、ＴＦＴｒという）であり、ＴＦＴｒｌ、１のケー
トにはデータ信号ＩＮが入力される。
ＴＦＴｒｌｌのドレイン側には出力ハノファ１２が接続
されるとともに、ＰｃｈのＰＣＴｒ１３が設けられる。
されるとともに、ＰｃｈのＰＣＴｒ１３が設けられる。
ＴＦＴｒｌｌのドレイン側のプリチャージはＰＣＴｒ１
３のゲートに入力されるクロック信号ＣＬＫ２に基づい
て行われる。一方、ＴＦＴｒｌｌのソースにはクロック
信号ＣＬ Ｋ １が入力されており、ＴＦＴｒｌｌは特
定の条件のときＯＮする。すなわち、予めＰＣＴｒ１３
をＯＮさせてＴＦＴｒｌｌのドレイン側をプリチャージ
しておき、データ信号ＩＮがＩ］レベルに確定した後ク
ロック信号ＣＬ Ｋ １冊 がＬレベルになると、クロック信号ＣＬＫ、１がＬレベ
ルになっている間ＴＦＴｒｌｌがＯＮする。このとき、
ＰＣＴｒ１３によりプリチャージされた電荷はクロック
信号ＣＬ Ｋ １のドライバ側へ吸込まれ、ＴＦＴｒｌ
ｌのトレイン側かＬレベルとなって出カバソファ１２の
出力信号ＯＵＴがＨレベルとなる。したがって、上記各
条件が整っていないとき、例えばデータ信号ＩＮがＬレ
ベルあるいはクロック信号ＣＬＫＩがＨレベルであるよ
うなときはＴＦＴｒｌｌがＯＮせずＴＦＴｒｌｌのトレ
イン側はディスチャーンされない。したがって、データ
信号ＩＮをＨレベルでアクティブとすればアクティブな
ときのみＴ Ｆ Ｔ ｒ １１がＯＮしてディスチャー
ジが行われてデータ信号を出力することができ、非アク
ティブのときはＴＦＴｒｌｌをＯＦＦさせることができ
る。すなわち、ディスチャージのときのみクロック信号
ＣＬＫ １のトライバに負荷がかかるので、データ信号
ＩＮがアクティブとなる割合の少ない回路、例えばメモ
リセルを選択するデコーダやＰ Ｌ Ａ等間−タイミン
グで多数の論理演算素子を駆動する場合に駆動する側の
負荷容量を大幅に減少させることができる。これにより
、駆動する側の回路、すなわち同図（ａ）においてはク
ロック信号ＣＬ Ｋ １のトライバを高速動作を意図し
た大面積のＴｒで構成する必要がなくなり、素子の専有
面積の減少および負荷容量の減少に伴う遅延時定数の減
少により最少の回路構成およびレイアウトパターンピン
チを維持しつつ高速応答性が実現できる。
３のゲートに入力されるクロック信号ＣＬＫ２に基づい
て行われる。一方、ＴＦＴｒｌｌのソースにはクロック
信号ＣＬ Ｋ １が入力されており、ＴＦＴｒｌｌは特
定の条件のときＯＮする。すなわち、予めＰＣＴｒ１３
をＯＮさせてＴＦＴｒｌｌのドレイン側をプリチャージ
しておき、データ信号ＩＮがＩ］レベルに確定した後ク
ロック信号ＣＬ Ｋ １冊 がＬレベルになると、クロック信号ＣＬＫ、１がＬレベ
ルになっている間ＴＦＴｒｌｌがＯＮする。このとき、
ＰＣＴｒ１３によりプリチャージされた電荷はクロック
信号ＣＬ Ｋ １のドライバ側へ吸込まれ、ＴＦＴｒｌ
ｌのトレイン側かＬレベルとなって出カバソファ１２の
出力信号ＯＵＴがＨレベルとなる。したがって、上記各
条件が整っていないとき、例えばデータ信号ＩＮがＬレ
ベルあるいはクロック信号ＣＬＫＩがＨレベルであるよ
うなときはＴＦＴｒｌｌがＯＮせずＴＦＴｒｌｌのトレ
イン側はディスチャーンされない。したがって、データ
信号ＩＮをＨレベルでアクティブとすればアクティブな
ときのみＴ Ｆ Ｔ ｒ １１がＯＮしてディスチャー
ジが行われてデータ信号を出力することができ、非アク
ティブのときはＴＦＴｒｌｌをＯＦＦさせることができ
る。すなわち、ディスチャージのときのみクロック信号
ＣＬＫ １のトライバに負荷がかかるので、データ信号
ＩＮがアクティブとなる割合の少ない回路、例えばメモ
リセルを選択するデコーダやＰ Ｌ Ａ等間−タイミン
グで多数の論理演算素子を駆動する場合に駆動する側の
負荷容量を大幅に減少させることができる。これにより
、駆動する側の回路、すなわち同図（ａ）においてはク
ロック信号ＣＬ Ｋ １のトライバを高速動作を意図し
た大面積のＴｒで構成する必要がなくなり、素子の専有
面積の減少および負荷容量の減少に伴う遅延時定数の減
少により最少の回路構成およびレイアウトパターンピン
チを維持しつつ高速応答性が実現できる。
第５図（ｂ）は第２の基本回路を説明する図である。デ
ータ信号ＩＮはＮ ’ｃ ｈのＤＣＴｒ２１のゲートに
入力され、ＤＣＴｒ２１のの出力信号線２２はＮｃｈの
ＰＣＴｒ２３によりクロック信号ＣＬＫ １に基づいて
プリチャージされる。出力信号線２２はＴＦＴｒ２４を
介して出力ハノファ２５に接続されており、ＴＦＴｒ２
４の出力側にはＰｃｈのＰ’ＣＴｒ２６が設けられる。
ータ信号ＩＮはＮ ’ｃ ｈのＤＣＴｒ２１のゲートに
入力され、ＤＣＴｒ２１のの出力信号線２２はＮｃｈの
ＰＣＴｒ２３によりクロック信号ＣＬＫ １に基づいて
プリチャージされる。出力信号線２２はＴＦＴｒ２４を
介して出力ハノファ２５に接続されており、ＴＦＴｒ２
４の出力側にはＰｃｈのＰ’ＣＴｒ２６が設けられる。
ＴＦＴｒ２４のケートにはクロック信号ＣＬＫ２が入力
されており、ＰＣＴｒ２６によるプリチャージを予め行
っておき、出力信号線２２のレベルがＬレベルに確定し
た後クロック信号ＣＬＫ２の１１レベルを受けてＴＦＴ
ｒ２４がＯＮする。
されており、ＰＣＴｒ２６によるプリチャージを予め行
っておき、出力信号線２２のレベルがＬレベルに確定し
た後クロック信号ＣＬＫ２の１１レベルを受けてＴＦＴ
ｒ２４がＯＮする。
ここで、本基本回路はＰＣＴｒ２３によるプリチャージ
に特徴があり、これを詳細に説明する。いま、クロック
信号ＣＬ Ｋ １がトＩレベルになるとＰＣＴｒ２３は
ＯＮするが、このとき出力信号線２２は完全に電源電圧
Ｖｃｃまでプリチャージされない。
に特徴があり、これを詳細に説明する。いま、クロック
信号ＣＬ Ｋ １がトＩレベルになるとＰＣＴｒ２３は
ＯＮするが、このとき出力信号線２２は完全に電源電圧
Ｖｃｃまでプリチャージされない。
例えば、電源電圧Ｖｃｃを５Ｖとするとデータ信号ＩＮ
は約３Ｖ程度までしかプリチャージされない。
は約３Ｖ程度までしかプリチャージされない。
この現象をバックゲート効果と呼ぶ。バックゲート効果
はＰｃｈのＴｒでも発生し、この場合Ｈレベル（例えば
５Ｖ）のＰｃｈのトランジスタでＬレベル（例えばＯＶ
）にディスチャージすることを意図しても完全にＯＶに
はならず約２ｖ程度の電位が残る。したがって、Ｎｃｈ
のＴｒはＩ７７レベル伝達は完全に行うことができ、Ｐ
ｃｈのＴｒは１１レヘルの伝達を完全に行うことができ
ることになる。
はＰｃｈのＴｒでも発生し、この場合Ｈレベル（例えば
５Ｖ）のＰｃｈのトランジスタでＬレベル（例えばＯＶ
）にディスチャージすることを意図しても完全にＯＶに
はならず約２ｖ程度の電位が残る。したがって、Ｎｃｈ
のＴｒはＩ７７レベル伝達は完全に行うことができ、Ｐ
ｃｈのＴｒは１１レヘルの伝達を完全に行うことができ
ることになる。
ところで、本基本回路ではこのハソクゲ−１・効果を積
極的に利用しており、ＰＣＴｒ２３によるプリチャージ
電圧が３ｖ程度であることからデータ信号ＩＮが■ルヘ
ルになってＤＣＴｒ２１がＯＮした場合、出力信号線２
２の電位がＯＶになるまでに要する時間を短くすること
ができる。すなわち、出力信号線２２の電位が５■であ
る場合よりも３■程度と低めに設定した場合の方がＯＶ
にディスチャージするまでの時間が短縮でき、ＤＣＴｒ
２１の高速応答性を実現できることを意味する。
極的に利用しており、ＰＣＴｒ２３によるプリチャージ
電圧が３ｖ程度であることからデータ信号ＩＮが■ルヘ
ルになってＤＣＴｒ２１がＯＮした場合、出力信号線２
２の電位がＯＶになるまでに要する時間を短くすること
ができる。すなわち、出力信号線２２の電位が５■であ
る場合よりも３■程度と低めに設定した場合の方がＯＶ
にディスチャージするまでの時間が短縮でき、ＤＣＴｒ
２１の高速応答性を実現できることを意味する。
第１〜４図は上記第１および第２の基本回路をＰ １．
、 Ａに適用した場合の一実施例を示す図である。
、 Ａに適用した場合の一実施例を示す図である。
まず、構成を説明する。第３図において、３１はＰ Ｌ
Ａであり、ＰＬＡ３１は多数のＡＮＤゲートからなる
ＡＮＤアレイ３２および多数のＯＲゲートからなるＯＲ
アレイ３３を有する。ＰＬＡ３１のデータ信号ＩＮは入
力バッファ３４を経てＰＬＡ３１に入力され、さらにＡ
ＮＤアレイ３２とＯＲアレイ３３の間に設けられた中間
バッファ （遮断手段）３５を介してＯＲアレイ３３に
入力される。なお・、３６は出カバソファである。ＡＮ
Ｄアレイ３２にはＡＮＤアレイ３２と同しＡ、 Ｎ Ｄ
ゲートからなるダミーＡＮＤ回路（タイミング信号発生
手段）３７が設けられ、ＡＮＤアレイ３２と同一のタイ
ミング信号ψによりプリチャージおよびディスチャージ
が行われる。すなわち、ダミーＡＮＤ回路３７ば第４図
に示すようにＡＮＤアレイ３２と同様に構成されており
、レイアウト上は入カバソファ３４から最も離れた位置
に形成される。ダミーＡＮＤ回路３７の出力は中間バッ
ファ３５に入力されており、中間バッファ３５はＡＮＤ
アレイ３２の出力が確定するとダミーＡＮＤ回路３７の
出力信号に従ってデータをＯＲアレイ３３へ伝達する。
Ａであり、ＰＬＡ３１は多数のＡＮＤゲートからなる
ＡＮＤアレイ３２および多数のＯＲゲートからなるＯＲ
アレイ３３を有する。ＰＬＡ３１のデータ信号ＩＮは入
力バッファ３４を経てＰＬＡ３１に入力され、さらにＡ
ＮＤアレイ３２とＯＲアレイ３３の間に設けられた中間
バッファ （遮断手段）３５を介してＯＲアレイ３３に
入力される。なお・、３６は出カバソファである。ＡＮ
Ｄアレイ３２にはＡＮＤアレイ３２と同しＡ、 Ｎ Ｄ
ゲートからなるダミーＡＮＤ回路（タイミング信号発生
手段）３７が設けられ、ＡＮＤアレイ３２と同一のタイ
ミング信号ψによりプリチャージおよびディスチャージ
が行われる。すなわち、ダミーＡＮＤ回路３７ば第４図
に示すようにＡＮＤアレイ３２と同様に構成されており
、レイアウト上は入カバソファ３４から最も離れた位置
に形成される。ダミーＡＮＤ回路３７の出力は中間バッ
ファ３５に入力されており、中間バッファ３５はＡＮＤ
アレイ３２の出力が確定するとダミーＡＮＤ回路３７の
出力信号に従ってデータをＯＲアレイ３３へ伝達する。
第１図は第３図に示したブロック構成図に基づく回路図
であり、説明の都合上ＡＮＤアレイ３２およびＯＲアレ
イ３３の詳細は省略する。
であり、説明の都合上ＡＮＤアレイ３２およびＯＲアレ
イ３３の詳細は省略する。
同図において、入カバソファ３４は単一の論理演算層か
らなるバッファ４１を多数有し、１つのバッファ４１は
ＴＦＴｒ４２、ｐｃＴｒ４３、インバータ４４および出
カバソファ４５からなる。入カバソファ３４の各出力ば
ＡＮＤアレイ３２を経てダミーＡＮＤ回路３７に入力さ
れ、入カバソファ３４、中間バッファ３５およびダミー
ＡＮＤ回路３７ではタイミング信号φに基づきプリチャ
ージ、ディスチャージが行われる。ＡＮＤアレイ３２の
入力信号線４６および４７にはそれぞれに対応する出力
信号線４８．４９をディスチャージするＤＣＴｒ５０．
５１が配設され、出力信号線４８．４９にばそれぞれｐ
ｃＴｒ５２が配設される。
らなるバッファ４１を多数有し、１つのバッファ４１は
ＴＦＴｒ４２、ｐｃＴｒ４３、インバータ４４および出
カバソファ４５からなる。入カバソファ３４の各出力ば
ＡＮＤアレイ３２を経てダミーＡＮＤ回路３７に入力さ
れ、入カバソファ３４、中間バッファ３５およびダミー
ＡＮＤ回路３７ではタイミング信号φに基づきプリチャ
ージ、ディスチャージが行われる。ＡＮＤアレイ３２の
入力信号線４６および４７にはそれぞれに対応する出力
信号線４８．４９をディスチャージするＤＣＴｒ５０．
５１が配設され、出力信号線４８．４９にばそれぞれｐ
ｃＴｒ５２が配設される。
入力信号線４６．４７はダミーＡＮＤ回路３７のＤＣＴ
ｒ５４．５５のケートに入力され、ＤＣＴｒ５４．５５
はＰＣＴｒ５３によりプリチャージされたダミーＡＮＤ
回路３７の出力信号線５６をディスチャージする。
ｒ５４．５５のケートに入力され、ＤＣＴｒ５４．５５
はＰＣＴｒ５３によりプリチャージされたダミーＡＮＤ
回路３７の出力信号線５６をディスチャージする。
ダミーＡＮＤアレイ３７の出力はインバータ５７．５８
を介して中間バッファ３５に入力されており、中間バッ
ファ３５ばインバータ５８の出力に従ってＡＮＤアレイ
３２の出力をＯＲアレイ３３に伝達する。ここで、中間
バッファ３５には前記第１の基本回路が適用されるとと
もに、ＯＲアレイ３３側には前記第２の基本回路が適用
されており、第４図（ａ）、（ｂ）に示す構成と同一構
成部材には同一符号をイ」シその説明を省略する。中間
バッファ３５の出力はＯＲアレイ３３の入力信号線５９
．６０に入力されており、Ｐ ＣＴ ｒ ２８のゲート
は入力信号線６１に接続される。入力信号線６１にはイ
ンバータ５８の出力が１フ インバータロ２．６３を介して人力され、ＰＣＴｒ２３
が出力信号線２２をプリチャージする。ＯＲアレイ３３
の出力信号線２２は出カバソファ３６に接続されており
、出カバソファ３６のＴＦＴｒ２４ばそのゲートがＶｃ
ｃに接続されて出力信号線２２の論理レベルに応してＯ
Ｎする。このとき、出力バッファ２５はＯＲアレイ３３
の出力を反転して外部に出力する。
を介して中間バッファ３５に入力されており、中間バッ
ファ３５ばインバータ５８の出力に従ってＡＮＤアレイ
３２の出力をＯＲアレイ３３に伝達する。ここで、中間
バッファ３５には前記第１の基本回路が適用されるとと
もに、ＯＲアレイ３３側には前記第２の基本回路が適用
されており、第４図（ａ）、（ｂ）に示す構成と同一構
成部材には同一符号をイ」シその説明を省略する。中間
バッファ３５の出力はＯＲアレイ３３の入力信号線５９
．６０に入力されており、Ｐ ＣＴ ｒ ２８のゲート
は入力信号線６１に接続される。入力信号線６１にはイ
ンバータ５８の出力が１フ インバータロ２．６３を介して人力され、ＰＣＴｒ２３
が出力信号線２２をプリチャージする。ＯＲアレイ３３
の出力信号線２２は出カバソファ３６に接続されており
、出カバソファ３６のＴＦＴｒ２４ばそのゲートがＶｃ
ｃに接続されて出力信号線２２の論理レベルに応してＯ
Ｎする。このとき、出力バッファ２５はＯＲアレイ３３
の出力を反転して外部に出力する。
以上のような構成において、タイミング信号ψおよびデ
ータ信号ＩＮが第２図に示すように与えられたときの各
部の動作を説明する。なお、各部の信号名は説明の都合
上、各部材番号にＳの符号を付して対応させである。
ータ信号ＩＮが第２図に示すように与えられたときの各
部の動作を説明する。なお、各部の信号名は説明の都合
上、各部材番号にＳの符号を付して対応させである。
まず、タイミング信号ψがＬレベルの期間はＰＣＴｒ４
３がＯＮしてＳ ４イＳ ４７がＬレベルとなっており
、同様にＰＣＴｒ５２．５３がＯＮしてＳ４１］、５Ｉ
１９、Ｓ５６がＨレベルとなっている。いま、データ信
号ＩＮがＬレベルであるとすると、タイミング信号φの
立上りを受けて３４６はＨレベルとなるが、３４７はＬ
レベルのままであることから３４．も■（レベルを維持
している。Ｓ４６がＨレベルになるとＤＣＴｒ５０およ
びＤＣＴｒ５４がディスチャージを行い３４ＢおよびＳ
Ｓ６がＬレベルになる。このとき、ＤＣＴｒ５０とＤＣ
Ｔｒ５４は距離を離して形成しているので、入力信号線
４６の配線抵抗の影響からＤＣＴｒ５４の動作はＤｃ′
ｒｒ５０の動作よりも若干遅れたものになる。したがっ
て、タイミング信号φがＬレベルになったときにも同様
の遅れが発生する。すなわち、ダミーＡＮＤ回路３７を
入カバソファ３４から最も遠いＡＮＤアレイ３２の延長
上に形成したことにより、出力信号線５６の信号に意図
的な遅れを発生させて○Ｒアレイ３３例のディスチャー
ジタイミングとしている。また、ダミーＡＮＤ回路３７
ばＡＮＤアレイ３２と同じ構成であることからＡＮＤア
レイ３２と同様な繰返し回路として作ることができる。
３がＯＮしてＳ ４イＳ ４７がＬレベルとなっており
、同様にＰＣＴｒ５２．５３がＯＮしてＳ４１］、５Ｉ
１９、Ｓ５６がＨレベルとなっている。いま、データ信
号ＩＮがＬレベルであるとすると、タイミング信号φの
立上りを受けて３４６はＨレベルとなるが、３４７はＬ
レベルのままであることから３４．も■（レベルを維持
している。Ｓ４６がＨレベルになるとＤＣＴｒ５０およ
びＤＣＴｒ５４がディスチャージを行い３４ＢおよびＳ
Ｓ６がＬレベルになる。このとき、ＤＣＴｒ５０とＤＣ
Ｔｒ５４は距離を離して形成しているので、入力信号線
４６の配線抵抗の影響からＤＣＴｒ５４の動作はＤｃ′
ｒｒ５０の動作よりも若干遅れたものになる。したがっ
て、タイミング信号φがＬレベルになったときにも同様
の遅れが発生する。すなわち、ダミーＡＮＤ回路３７を
入カバソファ３４から最も遠いＡＮＤアレイ３２の延長
上に形成したことにより、出力信号線５６の信号に意図
的な遅れを発生させて○Ｒアレイ３３例のディスチャー
ジタイミングとしている。また、ダミーＡＮＤ回路３７
ばＡＮＤアレイ３２と同じ構成であることからＡＮＤア
レイ３２と同様な繰返し回路として作ることができる。
以上のことから、従来のように複数のタイミング発生回
路を設けるために回路構成が複雑となることがない。加
えて、ダミーＡＮＤ回路３７の負荷は入力信号線４７の
みであることからダミーＡＮＤ回路３７を構成するＤＣ
Ｔｒ５４．５５等を必要最少限のレイアウトパターンで
実現することができる。
路を設けるために回路構成が複雑となることがない。加
えて、ダミーＡＮＤ回路３７の負荷は入力信号線４７の
みであることからダミーＡＮＤ回路３７を構成するＤＣ
Ｔｒ５４．５５等を必要最少限のレイアウトパターンで
実現することができる。
Ｓ５６が１．レベルになるとインバータ５７．５８およ
び６２．６３を経てＳ６□がＬレベルとなる。このとき
、ＡＮＤアレイ３２の出力はＳ５６のレベルが確定する
前に確定しており、すでに中間ハソファ３５に入力され
ている。中間バッファ３５に入力されるＳａａ、Ｓ４９
のうち３４９がＨレベル（アクティブ）であるので出力
信号線４９に連なるＴＦＴｒＬｌがＳＳｔ、の立下りを
受けてＯＮＬ、ＰＣＴｒ１３によるプリチャージ電荷を
インバータ５８が吸込む。一方、Ｓ４８はＬレベルにな
っており、出力信号線４８に連なるＴＦＴｒｌｌはＯＮ
Ｌない。すなわち、前述の第１の基本回路と同様であり
、中間へソファ３５の入力がアクティブ（例えば、Ｈレ
ベル）のときのみＴＦＴｒｌｌがＯＮしてディスチャー
ジが行われる。したがって、アクティブとなる信号入力
が少ないほどインバータ５８の負荷容量を減少させるこ
とができ、インバータ５８を最少のレイアウトパターン
で実現しつつディスチャージの応答性を向上させること
ができる。
び６２．６３を経てＳ６□がＬレベルとなる。このとき
、ＡＮＤアレイ３２の出力はＳ５６のレベルが確定する
前に確定しており、すでに中間ハソファ３５に入力され
ている。中間バッファ３５に入力されるＳａａ、Ｓ４９
のうち３４９がＨレベル（アクティブ）であるので出力
信号線４９に連なるＴＦＴｒＬｌがＳＳｔ、の立下りを
受けてＯＮＬ、ＰＣＴｒ１３によるプリチャージ電荷を
インバータ５８が吸込む。一方、Ｓ４８はＬレベルにな
っており、出力信号線４８に連なるＴＦＴｒｌｌはＯＮ
Ｌない。すなわち、前述の第１の基本回路と同様であり
、中間へソファ３５の入力がアクティブ（例えば、Ｈレ
ベル）のときのみＴＦＴｒｌｌがＯＮしてディスチャー
ジが行われる。したがって、アクティブとなる信号入力
が少ないほどインバータ５８の負荷容量を減少させるこ
とができ、インバータ５８を最少のレイアウトパターン
で実現しつつディスチャージの応答性を向上させること
ができる。
Ｓ６０がＨレベルになるとＤＣＴｒ２１ｂがＯＮし、Ｐ
ＣＴｒ２３によるプリチャージ電圧をディスチャージす
る。このとき、ＰＣＴｒ２３のハックゲート効果により
出力信号線２２ｂは電源電圧より低めにプリチャージさ
れており、ＤＣＴｒ２１ｂにより０■までディスチャー
ジするのに要する時間を短縮することができる。すなわ
ち、前述の第２の基本回路と同様であり、ＰＣＴｒ２３
によるプリチャージを意図的に電源電圧よりも低い値に
しているので、ＤＣＴｒ２１ｂによるディスチャージの
応答性を高めることができる。
ＣＴｒ２３によるプリチャージ電圧をディスチャージす
る。このとき、ＰＣＴｒ２３のハックゲート効果により
出力信号線２２ｂは電源電圧より低めにプリチャージさ
れており、ＤＣＴｒ２１ｂにより０■までディスチャー
ジするのに要する時間を短縮することができる。すなわ
ち、前述の第２の基本回路と同様であり、ＰＣＴｒ２３
によるプリチャージを意図的に電源電圧よりも低い値に
しているので、ＤＣＴｒ２１ｂによるディスチャージの
応答性を高めることができる。
Ｓ２□、がＬレベルになるとデータ出力０ＵＴｂはＨレ
ベルとなる。
ベルとなる。
一方、データ信号ＩＮがＨレベルになると、タイミング
信号φの立上りで３４６がＬレベルとなるが、３４８は
Ｈレベルのままである。Ｓ４？のＨレベルを受けてＤＣ
Ｔｒ５］がＯＮＬ、出力信号線４９に連なるＴＦＴｒｌ
ｌがＯＦＦ状態を維持することからＳ６０はＬレベルの
ままである。Ｓ４９のＬレベルが確定するとＳＳ６およ
びＳ６１がＬレベルとなる。
信号φの立上りで３４６がＬレベルとなるが、３４８は
Ｈレベルのままである。Ｓ４？のＨレベルを受けてＤＣ
Ｔｒ５］がＯＮＬ、出力信号線４９に連なるＴＦＴｒｌ
ｌがＯＦＦ状態を維持することからＳ６０はＬレベルの
ままである。Ｓ４９のＬレベルが確定するとＳＳ６およ
びＳ６１がＬレベルとなる。
このとき、Ｓ４ＢがＨレベルであることから８５６の立
下りを受けて３５９がＩ（レベルとなる。したがって、
３２２１はＬレベル、データ出力０ＵＴａはＨレベルと
なる。
下りを受けて３５９がＩ（レベルとなる。したがって、
３２２１はＬレベル、データ出力０ＵＴａはＨレベルと
なる。
なお、以上の実施例では本発明をＰＬＡに適用した場合
を説明したが、ＲＯＭやＲＡＭ等の複数の繰返し回路網
を有する半導体集積回路にも適用することができ、同様
の効果を得ることができる。
を説明したが、ＲＯＭやＲＡＭ等の複数の繰返し回路網
を有する半導体集積回路にも適用することができ、同様
の効果を得ることができる。
本発明によれば、１つのタイミング信号に基づいて複数
の繰返し回路網による論理演算を順次行うとともに、あ
る繰返し回路網の論理演算結果に応じて次段の論理演算
タイミングを指示するタイミング信号を部分的に遮断し
ているので、タイミング信号に加わる負荷を必要に応じ
て選択し、負荷容量を減少させることができるとともに
、回路構成の簡素化による集積度の向上を実現して配線
抵抗を減少させることができ、最少の論理回路構成およ
びレイアウトパターンピンチを維持しつつ応答性の高速
化を図った半導体集積回路を得ることができる。
の繰返し回路網による論理演算を順次行うとともに、あ
る繰返し回路網の論理演算結果に応じて次段の論理演算
タイミングを指示するタイミング信号を部分的に遮断し
ているので、タイミング信号に加わる負荷を必要に応じ
て選択し、負荷容量を減少させることができるとともに
、回路構成の簡素化による集積度の向上を実現して配線
抵抗を減少させることができ、最少の論理回路構成およ
びレイアウトパターンピンチを維持しつつ応答性の高速
化を図った半導体集積回路を得ることができる。
第１〜４図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はその要部を示す回路図、 第２図はその動作を説明するタイミングチャー１〜、 第３図はその全体構成図、 第４図はその要部を示す構成図、 第５図は本発明に係る半導体集積回路の基本原理を説明
する構成図、 第６〜９図は従来の半導体集積回路の一例を示す図であ
り、 第６図はその全体構成図、 第７図はそのクロックタイミングを示すタイミングチャ
ート、 第８図はその中間バッファを示す構成図、第９図はその
ＯＲアレイの要部を示す回路図である。 １１・・・・・・ＴＦＴｒ （遮断手段）、３１・・・
・・・ＰＬＡ （半導体集積回路）、３２・・・・・・
ＡＮＤアレイ、 ３３・・・・・・ＯＲアレイ、 ３４・・・・・・人力ハッファ、 ３５・・・・・・中間ハソファ、 ３６・・・・・・出カバソファ、 ３７・・・・・・ダミーＡＮＤ回路（タイミング発生手
段）。 従来のＰＬＡの（ ）Ｒアレイの要部を示す回路図 第９図
示す図であり、 第１図はその要部を示す回路図、 第２図はその動作を説明するタイミングチャー１〜、 第３図はその全体構成図、 第４図はその要部を示す構成図、 第５図は本発明に係る半導体集積回路の基本原理を説明
する構成図、 第６〜９図は従来の半導体集積回路の一例を示す図であ
り、 第６図はその全体構成図、 第７図はそのクロックタイミングを示すタイミングチャ
ート、 第８図はその中間バッファを示す構成図、第９図はその
ＯＲアレイの要部を示す回路図である。 １１・・・・・・ＴＦＴｒ （遮断手段）、３１・・・
・・・ＰＬＡ （半導体集積回路）、３２・・・・・・
ＡＮＤアレイ、 ３３・・・・・・ＯＲアレイ、 ３４・・・・・・人力ハッファ、 ３５・・・・・・中間ハソファ、 ３６・・・・・・出カバソファ、 ３７・・・・・・ダミーＡＮＤ回路（タイミング発生手
段）。 従来のＰＬＡの（ ）Ｒアレイの要部を示す回路図 第９図
Claims (2)
- （１）所定のタイミングで論理演算を行う複数の回路網
と、 回路網の間に設けられ、前段からの信号データを所定の
伝達タイミングで次段回路網に伝達する伝達回路と、 信号入力から前記回路網が論理演算を行うのに必要な時
間を経過したときにタイミング信号を発生するとともに
、該タイミング信号を該回路網に続く伝達回路および次
段の回路網に出力するタイミング発生手段と、 前記伝達回路に入力されるタイミング信号を該伝達回路
に入力される回路網の演算結果に応じて部分的に遮断す
る遮断手段と、 を設けたことを特徴とする半導体集積回路。 - （２）前記複数の回路網を論理積演算を行う論理積演算
回路網と論理和演算を行う論理和演算回路網とにより構
成したことを特徴とする特許請求の範囲第１項記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333718A JP2538628B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333718A JP2538628B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175414A true JPH01175414A (ja) | 1989-07-11 |
| JP2538628B2 JP2538628B2 (ja) | 1996-09-25 |
Family
ID=18269187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333718A Expired - Lifetime JP2538628B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538628B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252863A (en) * | 1991-03-11 | 1993-10-12 | Matsushita Electric Industrial Co., Ltd. | Drive circuit for use in a semiconductor integrated circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882555B2 (en) * | 2003-06-18 | 2005-04-19 | Lattice Semiconductor Corporation | Bi-directional buffering for memory data lines |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233933A (ja) * | 1984-05-04 | 1985-11-20 | Nec Corp | プログラム可能な論理アレイ |
| JPS6160014A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | プログラマブル・ロジツク・アレイ |
-
1987
- 1987-12-29 JP JP62333718A patent/JP2538628B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233933A (ja) * | 1984-05-04 | 1985-11-20 | Nec Corp | プログラム可能な論理アレイ |
| JPS6160014A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | プログラマブル・ロジツク・アレイ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252863A (en) * | 1991-03-11 | 1993-10-12 | Matsushita Electric Industrial Co., Ltd. | Drive circuit for use in a semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2538628B2 (ja) | 1996-09-25 |
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