JPH01132215A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01132215A JPH01132215A JP62291216A JP29121687A JPH01132215A JP H01132215 A JPH01132215 A JP H01132215A JP 62291216 A JP62291216 A JP 62291216A JP 29121687 A JP29121687 A JP 29121687A JP H01132215 A JPH01132215 A JP H01132215A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000001052 transient effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 101150058725 ecl1 gene Proteins 0.000 description 6
- 101100225046 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ecl2 gene Proteins 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＨＯＳ） ｔ
−ランジスタとバイポーラトランジスタとを組み合わせ
たバイポーラ−ＣＭＯＳゲートを有する半導体装置に関
し、 チップ非選択時にＥＣＬ入力が切り替わってバイポーラ
−ＣＭＯＳゲートが過渡状態になるのを防止して、電力
消費を低減させることを目的とし、ＥＣＬ入力を入力す
るＥＣＬ入力部と、ＥＣＬ入力部のＥＣＬ出力をＭＯＳ
レベルに変換するレベル変換部と、ＭｏＳトランジスタ
とバイポーラトランジスタで構成され、レベル変換部の
出ツノを入力する定常時に比較して過渡時に電力を消費
するゲート部とを具備する半導体装置において、この半
導体装置のチップ選択信号に基き、チップ非選択状態の
ときにＥＣＬ入力部の出力を固定するＥＣＬ出力固定部
を設けて構成する。
−ランジスタとバイポーラトランジスタとを組み合わせ
たバイポーラ−ＣＭＯＳゲートを有する半導体装置に関
し、 チップ非選択時にＥＣＬ入力が切り替わってバイポーラ
−ＣＭＯＳゲートが過渡状態になるのを防止して、電力
消費を低減させることを目的とし、ＥＣＬ入力を入力す
るＥＣＬ入力部と、ＥＣＬ入力部のＥＣＬ出力をＭＯＳ
レベルに変換するレベル変換部と、ＭｏＳトランジスタ
とバイポーラトランジスタで構成され、レベル変換部の
出ツノを入力する定常時に比較して過渡時に電力を消費
するゲート部とを具備する半導体装置において、この半
導体装置のチップ選択信号に基き、チップ非選択状態の
ときにＥＣＬ入力部の出力を固定するＥＣＬ出力固定部
を設けて構成する。
本発明は、ＣＭＯＳトランジスタとバイポーラトランジ
スタとを組み合わせたバイポーラ−ＣＭＯＳゲート（以
下Ｂ １−ＣＭＯＳゲートという）を有する半導体装置
に関する。
スタとを組み合わせたバイポーラ−ＣＭＯＳゲート（以
下Ｂ １−ＣＭＯＳゲートという）を有する半導体装置
に関する。
バイポーラトランジスタはＣＭＯＳトランジスタよりも
駆動能力が高いので、負荷をＣＭＯＳトランジスタより
高友に充電できる。このため、基本論理回路内でバイポ
ーラトランジスタとＣＭＯＳトランジスタとを複合し、
論理をＣＭＯＳトランジスタで構成し、負荷をバイポー
ラトランジスタで駆動するＢ １−ＣＭＯＳゲートが注
目され、実用化されている。
駆動能力が高いので、負荷をＣＭＯＳトランジスタより
高友に充電できる。このため、基本論理回路内でバイポ
ーラトランジスタとＣＭＯＳトランジスタとを複合し、
論理をＣＭＯＳトランジスタで構成し、負荷をバイポー
ラトランジスタで駆動するＢ １−ＣＭＯＳゲートが注
目され、実用化されている。
０ＭＯ８技術でＥＣＬレベルとの互換性を持つＲＡＭを
製造するのは、実際問題としてかなり難しい。これに対
し、Ｂ ｒ −ｃＭｏｓ技術を用いれば、入力バッファ
を形成するバイポーラトランジスタでＥＣＬ入力を受け
、これをＭＯＳレベルに変換してＢ １−ＣＭＯＳゲー
トに与えることで、ＥＣＬレベルとの互換性を持ったＲ
ＡＭが製造できる。
製造するのは、実際問題としてかなり難しい。これに対
し、Ｂ ｒ −ｃＭｏｓ技術を用いれば、入力バッファ
を形成するバイポーラトランジスタでＥＣＬ入力を受け
、これをＭＯＳレベルに変換してＢ １−ＣＭＯＳゲー
トに与えることで、ＥＣＬレベルとの互換性を持ったＲ
ＡＭが製造できる。
第５図は、この種の半導体装置の要部の回路図である。
図示する半導体装置は主として、ＥＣＬ入力部、レベル
変換部及び１３ ｉ −ＣＭＯＳゲート部を具備してい
る。ＥＣＬ入力部はＥＣＬ入力を受ける入力バッファで
あり、図示するようにバイポーラトランジスタＱ１．Ｑ
２．及びＱ３を具備して構成されている。
変換部及び１３ ｉ −ＣＭＯＳゲート部を具備してい
る。ＥＣＬ入力部はＥＣＬ入力を受ける入力バッファで
あり、図示するようにバイポーラトランジスタＱ１．Ｑ
２．及びＱ３を具備して構成されている。
レベル変換部はＥ ＣＬ入力部からのＥＣＬ出力をＭＯ
Ｓレベルに変換するもので、ＣＭＯＳトランジスタ等で
構成されている。
Ｓレベルに変換するもので、ＣＭＯＳトランジスタ等で
構成されている。
Ｂ １−ＣＭＯＳゲート部は、バイボータトランジスタ
とＣＭＯＳトランジスタを具備して構成された基本論理
回路からなる。図示の例は、論理を構成するＣＭＯＳト
ランジスタＭ１．Ｍ２とバイポーラトランジスタＱ４．
Ｑ５を具備して構成されるインバータである。尚、ｎチ
ャネルＭＯＳトランジスタＭ３．Ｍ４は出力立下げ用と
して機能するトランジスタＱ５を駆動するためのもので
ある。
とＣＭＯＳトランジスタを具備して構成された基本論理
回路からなる。図示の例は、論理を構成するＣＭＯＳト
ランジスタＭ１．Ｍ２とバイポーラトランジスタＱ４．
Ｑ５を具備して構成されるインバータである。尚、ｎチ
ャネルＭＯＳトランジスタＭ３．Ｍ４は出力立下げ用と
して機能するトランジスタＱ５を駆動するためのもので
ある。
第５図の回路において、ＥＣＬ入力のレベルが変わると
ＥＣＬ入力部のＥ ＣＬ、出力が変わる。このＥＣＬ出
力の変化は、レベル変換部を介してＢ１−ＣＭＯＳゲー
ト部に伝わり、図示するインバータの出力が変わる。Ｂ
ｉ −ＣＭＯＳゲート部は、その入力が過渡状態のと
きのみ電力を消費する。
ＥＣＬ入力部のＥ ＣＬ、出力が変わる。このＥＣＬ出
力の変化は、レベル変換部を介してＢ１−ＣＭＯＳゲー
ト部に伝わり、図示するインバータの出力が変わる。Ｂ
ｉ −ＣＭＯＳゲート部は、その入力が過渡状態のと
きのみ電力を消費する。
しかしながら、第５図に示すような従来の半導体装置は
、チップ非選択時でもＥＣＬ入力が切り替わればＥＣＬ
出力も切り替わってしまうので、Ｂ １−ＣＭＯＳゲー
ト部はチップ非選択時であるにもかかわらず、ＥＣＬ入
力が切り替わるたびに電力を消費してしまうという問題
点がある。
、チップ非選択時でもＥＣＬ入力が切り替わればＥＣＬ
出力も切り替わってしまうので、Ｂ １−ＣＭＯＳゲー
ト部はチップ非選択時であるにもかかわらず、ＥＣＬ入
力が切り替わるたびに電力を消費してしまうという問題
点がある。
従って、本発明は上記問題点を解決し、チップ非選択時
にＥＣＬ入力が切り替わってＢ１−ＣＭＯＳゲートが過
渡状態になるのを防止して、電力消費を低減させること
を目的とする。
にＥＣＬ入力が切り替わってＢ１−ＣＭＯＳゲートが過
渡状態になるのを防止して、電力消費を低減させること
を目的とする。
第１図は、本発明の原理ブロック図である。
ＥＣＬ入力部１０は、ＥＣＬ入力を受ける入ノｊバッフ
ァである。レベル変換部２０は、ＥＣＬ入力部１０のＥ
ＣＬ出力をＭＯＳレベルに変換する。
ァである。レベル変換部２０は、ＥＣＬ入力部１０のＥ
ＣＬ出力をＭＯＳレベルに変換する。
Ｂ １−ＣＭＯＳゲート部３０はＭＯＳトランジスタと
バイポーラトランジスタで構成され、レベル変換部２０
の出力を入力する。
バイポーラトランジスタで構成され、レベル変換部２０
の出力を入力する。
ＥＣＬ出力固定部４０は本発明により新たに設けられた
もので、チップ選択信号Ｏ８に基き、チップ非選択状態
のときＥＣＬ入力部４０の出力を固定する。すなわち、
ＥＣＬ出力固定部４０は、ＥＣＬ入力がチップ非選択時
に切り替わってもＥＣＬ出力が切り咎わらないようにす
る。
もので、チップ選択信号Ｏ８に基き、チップ非選択状態
のときＥＣＬ入力部４０の出力を固定する。すなわち、
ＥＣＬ出力固定部４０は、ＥＣＬ入力がチップ非選択時
に切り替わってもＥＣＬ出力が切り咎わらないようにす
る。
（作用〕
チップ選択時では、ＥＣＬ入力の切り替わりに応じてＢ
１−ＣＭＯＳゲート部は論理を形成し、このとき電力
を消費する。
１−ＣＭＯＳゲート部は論理を形成し、このとき電力
を消費する。
チップ非選択時では、Ｅ ＣＬ出力固定部４０はチップ
選択信号Ｏ８を受けてＥＣＬ−人力部４０の出力を固定
する。従って、チップ非選択時に３１−ＣＭＯＳゲート
部が電力を消費することはない。
選択信号Ｏ８を受けてＥＣＬ−人力部４０の出力を固定
する。従って、チップ非選択時に３１−ＣＭＯＳゲート
部が電力を消費することはない。
以下、本発明の実施例を図面を参照して説明する。
第２図は、本発明９第１の実施例の回路図である。同図
において、ＥＣＬ入力部１０はバイポーラトランジスタ
Ｑ１．Ｑ２及びＱ３を具備して構成されている。バイポ
ーラトランジスタＱ９は、後述するＥＣＬ出力固定部４
０の一部である。バイポーラトランジスタＱ２及びＱ３
は差動増幅器を構成し、これらのコレクタからＥＣＬ出
力（ＥＣＬｌ、ＥＣＬ２）が取り出される。
において、ＥＣＬ入力部１０はバイポーラトランジスタ
Ｑ１．Ｑ２及びＱ３を具備して構成されている。バイポ
ーラトランジスタＱ９は、後述するＥＣＬ出力固定部４
０の一部である。バイポーラトランジスタＱ２及びＱ３
は差動増幅器を構成し、これらのコレクタからＥＣＬ出
力（ＥＣＬｌ、ＥＣＬ２）が取り出される。
ＥＣＬ出力は、レベル変換部２０でＭＯＳレベルに変換
され、Ｂ ｉ −ＣＭＯＳゲート部３０に与えられる。
され、Ｂ ｉ −ＣＭＯＳゲート部３０に与えられる。
図示する例では、Ｂ ｉ −ＣＭＯＳゲート部３０の初
段にインバータゲートが設けられている。このインバー
タゲートはＣＭＯＳトランジスタＭ１及びＭ２．ｎチャ
ネルＭＯ８ｌ−ランジスタＭ３及びＭ４、並びにバイポ
ーラトランジスタ０４及びＱ５を有して構成されている
。インバータの出力は、図示する例では、ＮΔＮＤゲー
ト、ＮＯＲゲートと順に送られる。以上の構成は、第５
図に示した従来の半導体装置の回路と同様である。
段にインバータゲートが設けられている。このインバー
タゲートはＣＭＯＳトランジスタＭ１及びＭ２．ｎチャ
ネルＭＯ８ｌ−ランジスタＭ３及びＭ４、並びにバイポ
ーラトランジスタ０４及びＱ５を有して構成されている
。インバータの出力は、図示する例では、ＮΔＮＤゲー
ト、ＮＯＲゲートと順に送られる。以上の構成は、第５
図に示した従来の半導体装置の回路と同様である。
チップ非選択時にＥＣＬ入力部１０の出力を固定するＥ
ＣＬ出力固定部４０は、バイポーラトランジスタＱ６．
Ｑ７．Ｑ８及びＱ９を具備して構成されている。パイボ
ートランジスタＱ６のベースには、チップ選択信号Ｃ８
が印加される。バイポーラトランジスタＱ６のコレクタ
は接地され、エミッタはダイオードＤ１を介して定電流
源４１に接地されている。ダイオードＤ１のカソードは
、バイポーラトランジスタＱ７のベースに接続されてい
る。バイポーラトランジスタ０７は、バイポーラトラン
ジスタＱ８とともに、差動増幅器を構成している。接地
とバイポーラトランジスタＱ７のコレクタ、との間には
ダイオードＤ２が接続されている。ダイオードＤ２のカ
ソードはまた、抵抗ＲＣを介してバイポーラトランジス
タＱ８のコレクタに接続されている。バイポーラトラン
ジスタＱ７及びＱ８のエミッタは、定電流源４２に接続
されている。尚、バイポーラトランジスタＱ８のベース
には、基準電圧Ｖｒｅｆが印加されている。
ＣＬ出力固定部４０は、バイポーラトランジスタＱ６．
Ｑ７．Ｑ８及びＱ９を具備して構成されている。パイボ
ートランジスタＱ６のベースには、チップ選択信号Ｃ８
が印加される。バイポーラトランジスタＱ６のコレクタ
は接地され、エミッタはダイオードＤ１を介して定電流
源４１に接地されている。ダイオードＤ１のカソードは
、バイポーラトランジスタＱ７のベースに接続されてい
る。バイポーラトランジスタ０７は、バイポーラトラン
ジスタＱ８とともに、差動増幅器を構成している。接地
とバイポーラトランジスタＱ７のコレクタ、との間には
ダイオードＤ２が接続されている。ダイオードＤ２のカ
ソードはまた、抵抗ＲＣを介してバイポーラトランジス
タＱ８のコレクタに接続されている。バイポーラトラン
ジスタＱ７及びＱ８のエミッタは、定電流源４２に接続
されている。尚、バイポーラトランジスタＱ８のベース
には、基準電圧Ｖｒｅｆが印加されている。
バイポーラトランジスタＱ８のコレクタは、バイポーラ
トランジスタＱ９のベースに接続されている。このバイ
ポーラトランジスタＱ９のコレクタは抵抗ＲＡの一端に
接続され、エミッタはバイポーラトランジスタ０２及び
Ｑ３のエミッタに共通に接続されている。
トランジスタＱ９のベースに接続されている。このバイ
ポーラトランジスタＱ９のコレクタは抵抗ＲＡの一端に
接続され、エミッタはバイポーラトランジスタ０２及び
Ｑ３のエミッタに共通に接続されている。
次に、第２図に示す第１の実施例の回路動作を、第３図
に示す動作タイミング図を参照して説明する。
に示す動作タイミング図を参照して説明する。
チップ選択時では、チップ選択信号Ｃ８はロー（Ｌ）で
ある。従って、バイポーラトランジスタＱ７はオフであ
り、オン状態のバイポーラトランジスタＱ８のコレクタ
はローとなる。すなわち、バイポーラトランジスタＱ９
のベースはローとなる。このため、ＥＣＬ入力がローか
らハイに変化するとバイポーラトランジスタＱ２がオン
となり、ＥＣＬ出力のうちＥＣＬｌはローとなり、ＥＣ
Ｌ２はハイとなる。また、Ｅ Ｃ１，入力がハイからロ
ーに変化するとバイポーラトランジスタＱ２がオフとな
り、ＥＣＬｌはハイ、Ｅ Ｃ１，２はローとなる。この
ように、チップ選択時では、ＥＣＬ入力が切り苔わるご
とにＥＣＬ出力が切り替わり、Ｂ １−ＣＭＯＳゲート
部３０のＭＯＳトランジスタは電力を消費する。
ある。従って、バイポーラトランジスタＱ７はオフであ
り、オン状態のバイポーラトランジスタＱ８のコレクタ
はローとなる。すなわち、バイポーラトランジスタＱ９
のベースはローとなる。このため、ＥＣＬ入力がローか
らハイに変化するとバイポーラトランジスタＱ２がオン
となり、ＥＣＬ出力のうちＥＣＬｌはローとなり、ＥＣ
Ｌ２はハイとなる。また、Ｅ Ｃ１，入力がハイからロ
ーに変化するとバイポーラトランジスタＱ２がオフとな
り、ＥＣＬｌはハイ、Ｅ Ｃ１，２はローとなる。この
ように、チップ選択時では、ＥＣＬ入力が切り苔わるご
とにＥＣＬ出力が切り替わり、Ｂ １−ＣＭＯＳゲート
部３０のＭＯＳトランジスタは電力を消費する。
一方、チップ非選択時には、チップ選択信号Ｃ８はハイ
となる。これにより、バイポーラトランジスタＱ７がオ
ンとなり、これを受けてバイポーラトランジスタＱ８の
コレクタがハイとなる。
となる。これにより、バイポーラトランジスタＱ７がオ
ンとなり、これを受けてバイポーラトランジスタＱ８の
コレクタがハイとなる。
すなわち、バイポーラトランジスタＱ９のベースはハイ
となる。この状態では、接地から抵抗Ｒ△を介してバイ
ポーラトランジスタＱ９にコレクタ電流が流れる。従っ
て、点Ｏ１すなわちＥＣＬ入力部１０のＥＣＬＩ出力点
は、ＥＣＬ入力のハイ、ローにかかわらず、常にローレ
ベルに固定される。
となる。この状態では、接地から抵抗Ｒ△を介してバイ
ポーラトランジスタＱ９にコレクタ電流が流れる。従っ
て、点Ｏ１すなわちＥＣＬ入力部１０のＥＣＬＩ出力点
は、ＥＣＬ入力のハイ、ローにかかわらず、常にローレ
ベルに固定される。
同様に、ＥＣＬ２の出力点（バイポーラトランジスタＱ
３のコレクタ）はハイに固定される。この結果、チップ
非選択時にはＢ ｉ −ＣＭＯＳゲート部３０の入力は
切り替わらず固定されているため、Ｂ １−ＣＭＯＳゲ
ート部３０でＥ ＣＬ、入力が切り替わるごとに電力が
消費されることはない。
３のコレクタ）はハイに固定される。この結果、チップ
非選択時にはＢ ｉ −ＣＭＯＳゲート部３０の入力は
切り替わらず固定されているため、Ｂ １−ＣＭＯＳゲ
ート部３０でＥ ＣＬ、入力が切り替わるごとに電力が
消費されることはない。
次に、本発明の第２の実施例を第４図を参照して説明す
る。
る。
第４図はこの第２の実施例の回路図である。図中、第２
図と同一の構成要素には同一の参照記号を付しである。
図と同一の構成要素には同一の参照記号を付しである。
第２の実施例では、ＥＣＬ出力固定部４０のバイポーラ
トランジスタＱ９を、第２図の接続位置に代えて、次の
ように接続する。すなわち、バイポーラトランジスタＱ
９のコレクタを接地し、エミッタを、バイポーラトラン
ジスタＱ１のエミッタに接続されているダイオードＤ３
のカソードに接続している。
トランジスタＱ９を、第２図の接続位置に代えて、次の
ように接続する。すなわち、バイポーラトランジスタＱ
９のコレクタを接地し、エミッタを、バイポーラトラン
ジスタＱ１のエミッタに接続されているダイオードＤ３
のカソードに接続している。
以上の構成で、チップ選択時には、バイポーラトランジ
スタＱ９のベースはローになるため、ＥＣＬ入力のレベ
ル変化はレベル変換部２０を介して、Ｂ １−ＣＭＯＳ
ゲート部３０に与えられる。
スタＱ９のベースはローになるため、ＥＣＬ入力のレベ
ル変化はレベル変換部２０を介して、Ｂ １−ＣＭＯＳ
ゲート部３０に与えられる。
一方、チップ非選択時には、バイポーラトランジスタＱ
９のベースはハイになるため、ダイオードＤ３のカソー
ド、すなわちＰ点はハイに固定される。このため、ＥＣ
Ｌ−出力はＥ ＣＬ、入りの切り替わりにかかわらず、
常に固定される。従って、チップ非選択時に３１−ＣＭ
ＯＳゲーＩ・部３０が電力を消費することはない。
９のベースはハイになるため、ダイオードＤ３のカソー
ド、すなわちＰ点はハイに固定される。このため、ＥＣ
Ｌ−出力はＥ ＣＬ、入りの切り替わりにかかわらず、
常に固定される。従って、チップ非選択時に３１−ＣＭ
ＯＳゲーＩ・部３０が電力を消費することはない。
以上説明したように、本発明によれば、チップ非選択時
にはＥＣＬ入力部のＥＣＬ出力をＥＣＬ入力のレベル変
化にかかわらず固定することとしたため、チップ非選択
時にＢ ｉ −ＣＭＯＳゲート部で電力が消費されるこ
とはない。
にはＥＣＬ入力部のＥＣＬ出力をＥＣＬ入力のレベル変
化にかかわらず固定することとしたため、チップ非選択
時にＢ ｉ −ＣＭＯＳゲート部で電力が消費されるこ
とはない。
第１図は本発明の原理ブロック図、
第２図は本発明の第１の実施例の回路図、第３図は第１
の実施例の動作タイミング図、第４図は本発明の第２の
実施例の回路図、及び第５図は従来の半導体装冒の回路
図である。 図において、 １０はＥＣＬ入力部、 ２０はレベル変換部、 ３０Ｉ！Ｂ１−ＣＭＯＳゲート部、 ４０はＥＣＬ出力固定部、 ０１〜Ｑ９はバイポーラトランジスタ、Ｍ１〜Ｍ４はＭ
ＯＳトランジスタ、 Ｄ１〜Ｄ３はダイオード、 ＥＣＬｌ、ＥＣＬ２はＥＣＬ出力 を示す。 特許出願人 富 士 通 株式会社 同 富士通ヴイエルエスアイ株式会社２ヤに４で５
工４１φ）８雫（ヌ咽１ピフｌ＼＝ト）２で２１４１図 蓼１の＊！ｗＰ１１の働古Ｆクイミνグ凹！Ｉ３図
の実施例の動作タイミング図、第４図は本発明の第２の
実施例の回路図、及び第５図は従来の半導体装冒の回路
図である。 図において、 １０はＥＣＬ入力部、 ２０はレベル変換部、 ３０Ｉ！Ｂ１−ＣＭＯＳゲート部、 ４０はＥＣＬ出力固定部、 ０１〜Ｑ９はバイポーラトランジスタ、Ｍ１〜Ｍ４はＭ
ＯＳトランジスタ、 Ｄ１〜Ｄ３はダイオード、 ＥＣＬｌ、ＥＣＬ２はＥＣＬ出力 を示す。 特許出願人 富 士 通 株式会社 同 富士通ヴイエルエスアイ株式会社２ヤに４で５
工４１φ）８雫（ヌ咽１ピフｌ＼＝ト）２で２１４１図 蓼１の＊！ｗＰ１１の働古Ｆクイミνグ凹！Ｉ３図
Claims (1)
- 【特許請求の範囲】 ＥＣＬ入力を入力するＥＣＬ入力部（１０）と、ＥＣ
Ｌ入力部（１０）のＥＣＬ出力をＭＯＳレベルに変換す
るレベル変換部（２０）と、ＭＯＳトランジスタとバイ
ポーラトランジスタで構成され、レベル変換部（２０）
の出力を入力し定常時に比較して過渡時に電力を消費す
るゲート部（３０）とを具備する半導体装置において、 該半導体装置のチップ選択信号（＠ＣＳ＠）に基き、チ
ップ非選択状態のときにＥＣＬ入力部（１０）の出力を
固定するＥＣＬ、出力固定部（４０）を設けたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291216A JPH01132215A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291216A JPH01132215A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132215A true JPH01132215A (ja) | 1989-05-24 |
Family
ID=17765969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291216A Pending JPH01132215A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01132215A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122692A (en) * | 1990-01-25 | 1992-06-16 | Fujitsu Limited | High speed level conversion circuit including a switch circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165623A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓセレクタ回路 |
| JPS6281119A (ja) * | 1985-10-03 | 1987-04-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
-
1987
- 1987-11-18 JP JP62291216A patent/JPH01132215A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
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| JPS6281119A (ja) * | 1985-10-03 | 1987-04-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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