JPS61236155A - 半導体装置 - Google Patents
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- JPS61236155A JPS61236155A JP60076746A JP7674685A JPS61236155A JP S61236155 A JPS61236155 A JP S61236155A JP 60076746 A JP60076746 A JP 60076746A JP 7674685 A JP7674685 A JP 7674685A JP S61236155 A JPS61236155 A JP S61236155A
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 4
- 239000011229 interlayer Substances 0.000 abstract 1
- 230000008961 swelling Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置、とくにバイポーラ素子とＭＯＳ
素子を集積化したＢｉ−ＭＯＳ半導体装置に関する。
素子を集積化したＢｉ−ＭＯＳ半導体装置に関する。
従来の装置は、特開昭５９−８７８５０号に記載しであ
るようにバイポーラ回路素子とＣＭＯＳ回路素子を１チ
ツプに集積化したＢｉ−ＣＭＯＳ半導体装置がある。特
に近年、アナログ素子とディジタル素子を共存させた複
合デバイスはその多機能性ゆえに注目されるようになっ
た。すなわち、バイポーラ素子の高速性と高い電流駆動
能力、およびＣＭＯＳ素子の低消費電力と高集積性が両
立できる特長を有している。
るようにバイポーラ回路素子とＣＭＯＳ回路素子を１チ
ツプに集積化したＢｉ−ＣＭＯＳ半導体装置がある。特
に近年、アナログ素子とディジタル素子を共存させた複
合デバイスはその多機能性ゆえに注目されるようになっ
た。すなわち、バイポーラ素子の高速性と高い電流駆動
能力、およびＣＭＯＳ素子の低消費電力と高集積性が両
立できる特長を有している。
しかしながら、複合デバイスを実現するためには第２図
の従来例にも示したように、ｎチャネルＭｏＳトランジ
ス５部３０００にｐ＋＋込層３等を設けたりする必要が
あり、デバイス構造とその製造工程が複雑になってきて
いる。
の従来例にも示したように、ｎチャネルＭｏＳトランジ
ス５部３０００にｐ＋＋込層３等を設けたりする必要が
あり、デバイス構造とその製造工程が複雑になってきて
いる。
そこで、Ｂｉ−ＣＭＯＳ半導体装置の多機能性をより簡
略な構造、製造工程で実現する必要がある。
略な構造、製造工程で実現する必要がある。
本発明の目的は、従来のＢｉ−ＭＯＳ半導体装置にみら
れた製造工程増加、構造の複雑化などの問題点を解消し
、可能な限り工程を併用しコストの低減に有効なり ｉ
−Ｍ ＯＳ半導体装置を提供することにある。
れた製造工程増加、構造の複雑化などの問題点を解消し
、可能な限り工程を併用しコストの低減に有効なり ｉ
−Ｍ ＯＳ半導体装置を提供することにある。
本発明は、第１導電型の半導体基板と、該基板の表面領
域に設けた前記第１導電型と反対導電型の第２導電型の
第１領域と、前記基板表面に設けた第２導電型半導体層
とを有し、該第２導電型半導体層は溝と該溝下の第１導
電型拡散層とによって島状に分離され、該島状領域の少
なくとも１つにバイポーラ回路素子が設けられ、該バイ
ポーラ回路素子を設けた第２導電型半導体層よりも薄い
該第２導電型半導体層の別の島状領域に前記基板と電気
的に導通する第１導電型拡散領域が設けられ、かつ該拡
散領域の表面部に第２導電型のＭ○Ｓ回路素子を設けた
ことを特徴とする。
域に設けた前記第１導電型と反対導電型の第２導電型の
第１領域と、前記基板表面に設けた第２導電型半導体層
とを有し、該第２導電型半導体層は溝と該溝下の第１導
電型拡散層とによって島状に分離され、該島状領域の少
なくとも１つにバイポーラ回路素子が設けられ、該バイ
ポーラ回路素子を設けた第２導電型半導体層よりも薄い
該第２導電型半導体層の別の島状領域に前記基板と電気
的に導通する第１導電型拡散領域が設けられ、かつ該拡
散領域の表面部に第２導電型のＭ○Ｓ回路素子を設けた
ことを特徴とする。
すなわち、本発明は、第２導電型のＭＯＳ回路素子のエ
ピタキシャル層の厚さを薄くしたことにより、第１導電
型拡散領域を設けた島状領域が、第１導電型の基板に達
する構造を容易にとることができる。
ピタキシャル層の厚さを薄くしたことにより、第１導電
型拡散領域を設けた島状領域が、第１導電型の基板に達
する構造を容易にとることができる。
以下に本発明の詳細な説明する。
第１図は本発明の第１の実施例であるＢｉ−ＣＭＯＳ半
導体装置の断面構造を示したもので、バイポーラトラン
ジスタとＩ２ＬとｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタを共存している。バイポーラ
トランジスタ部１０００の素子間分離に用いた溝１００
をｎチャネルＭＯＳトランジスタ部３０００にも設けて
、その溝１００の底面に該ｎチャネルＭＯＳトランジス
タ部３０００のソース・ドレイン９、ゲート１０、基板
取出し領域７を形成している。ここで、ｐ型の島領域２
０は溝１００の下に形成している。すなわち本構造によ
れば、ｎチャネルＭｏＳトランジス５部３０００のｎ型
エピタキシャル層４の厚さは、バイポーラトランジスタ
部１０００およびｐチャネルＭｏＳトランジスタ部２０
００より溝１００の深さ分だけ薄くなっており、ｐ型基
板１に接続する必要のあるｐ型島領域２０の拡散は浅く
形成しても良い。それ故、拡散に必要な熱工程も短くて
よく、バイポーラトランジスタ部１０００におけるｎ＋
＋込層２の表面方向への湧き上がりを低減でき、薄いエ
ピタキシャル層を用いることが可能となるため、素子の
縦方向寸法の縮小、それに伴なう素子の微細化が可能と
なる。また、このｐ型島領域２０の拡散の熱工程は、バ
イポーラトランジスタ部１０００の素子間分離において
溝１００の底面に設けたｐ＋型型数散層３０拡散の熱工
程と同時に行なっても良く、それによって一層の素子の
微細化が可能となる。
導体装置の断面構造を示したもので、バイポーラトラン
ジスタとＩ２ＬとｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタを共存している。バイポーラ
トランジスタ部１０００の素子間分離に用いた溝１００
をｎチャネルＭＯＳトランジスタ部３０００にも設けて
、その溝１００の底面に該ｎチャネルＭＯＳトランジス
タ部３０００のソース・ドレイン９、ゲート１０、基板
取出し領域７を形成している。ここで、ｐ型の島領域２
０は溝１００の下に形成している。すなわち本構造によ
れば、ｎチャネルＭｏＳトランジス５部３０００のｎ型
エピタキシャル層４の厚さは、バイポーラトランジスタ
部１０００およびｐチャネルＭｏＳトランジスタ部２０
００より溝１００の深さ分だけ薄くなっており、ｐ型基
板１に接続する必要のあるｐ型島領域２０の拡散は浅く
形成しても良い。それ故、拡散に必要な熱工程も短くて
よく、バイポーラトランジスタ部１０００におけるｎ＋
＋込層２の表面方向への湧き上がりを低減でき、薄いエ
ピタキシャル層を用いることが可能となるため、素子の
縦方向寸法の縮小、それに伴なう素子の微細化が可能と
なる。また、このｐ型島領域２０の拡散の熱工程は、バ
イポーラトランジスタ部１０００の素子間分離において
溝１００の底面に設けたｐ＋型型数散層３０拡散の熱工
程と同時に行なっても良く、それによって一層の素子の
微細化が可能となる。
また、工程簡略化のため、バイポーラトランジスタ部１
０００のベース１３、Ｉ２Ｌ部のインジェクタ２１、ベ
ース２２、ｐチャネルＭＯＳトランジスタ部２０００の
ソース・ドレイン１１．およびｎチャネルＭｏＳトラン
ジス５部３０００の基板取出し領域７は同じ拡散層で形
成することが可能である。さらにバイポーラトランジス
タ部１０００のエミッタ１４、コレフタ１５、Ｉ”５部
４０００のコレクタ２３、ｐチャネルＭＯＳトランジス
タ部２０００の基板取出し領域８、およびｎチャネルＭ
ｏＳトランジス５部３０００のソース・ドレイン９も同
じ拡散層で形成できる。
０００のベース１３、Ｉ２Ｌ部のインジェクタ２１、ベ
ース２２、ｐチャネルＭＯＳトランジスタ部２０００の
ソース・ドレイン１１．およびｎチャネルＭｏＳトラン
ジス５部３０００の基板取出し領域７は同じ拡散層で形
成することが可能である。さらにバイポーラトランジス
タ部１０００のエミッタ１４、コレフタ１５、Ｉ”５部
４０００のコレクタ２３、ｐチャネルＭＯＳトランジス
タ部２０００の基板取出し領域８、およびｎチャネルＭ
ｏＳトランジス５部３０００のソース・ドレイン９も同
じ拡散層で形成できる。
なお、本実施例ではバイポーラトランジスタ部１０００
のコレクタ１５は溝１００の底面に設けてコレクタ抵抗
の低減を図っている。また、バイポーラ型のディジタル
素子Ｉ”５部４０００はその高速性実現のためエピタキ
シャル層４を薄くして（２００）おり、Ｉ２Ｌ部４００
０の素子間分離にも溝１００を併用した構造としている
。さらにｐチャネルＭＯＳトランジスタ部２０００には
、バイポーラトランジスタ部１０００に用いたｎ＋＋込
層２を併用してラッチアップ防止を図り、そのソース・
ドレイン１１等は高速化のため接合容量の増加がないよ
うにエピタキシャル層４の表面に設けている。
のコレクタ１５は溝１００の底面に設けてコレクタ抵抗
の低減を図っている。また、バイポーラ型のディジタル
素子Ｉ”５部４０００はその高速性実現のためエピタキ
シャル層４を薄くして（２００）おり、Ｉ２Ｌ部４００
０の素子間分離にも溝１００を併用した構造としている
。さらにｐチャネルＭＯＳトランジスタ部２０００には
、バイポーラトランジスタ部１０００に用いたｎ＋＋込
層２を併用してラッチアップ防止を図り、そのソース・
ドレイン１１等は高速化のため接合容量の増加がないよ
うにエピタキシャル層４の表面に設けている。
以上のように本実施例により、高集積なバイポーラトラ
ンジスタとＭｏＳトランジスタの共存が可能になる。
ンジスタとＭｏＳトランジスタの共存が可能になる。
第３図（ａ）〜（Ｑ）は本実施例による半導体装置の製
造工程を示したもので、第１図の断面構造になる以前を
示しである。以下製造過程を図番にしたがって説明する
。
造工程を示したもので、第１図の断面構造になる以前を
示しである。以下製造過程を図番にしたがって説明する
。
第３図（ａ）：ｐ型Ｓｉ基板１上にｎ＋＋埋込層拡散２
を行ない、厚さ１〜２ｔｍのｎ型Ｓｉエピタキシャル層
４を成長し、バイポーラトランジスタ部１０００とＩ”
５部４０００の素子分離領域とｎチャネルＭＯＳトラン
ジス５部３０００のエピタキシャル層４を公知のウェッ
トまたはドライエツチング法によりエツチングして、素
子分離領域に深さ０．５〜１．２−の溝１００を公知の
ウェットあるいはドライエツチングにより設は同時にｎ
チャネルＭＯＳトランジス５部３０００のエピタキシャ
ル層４の厚さをエツチング深さ分だけ薄くする。その後
、Ｉ”５部４０００の活性領域のエピタキシャル層４を
深さ０．２〜０．５ｔ１ｍエツチングすることにより薄
くし、完成時にベース２２下のｎ型Ｓｉエピタキシャル
層４がほとんど残らないようにする（０．１〜０．２４
）、その後、バイポーラ・トランジスタ部１０００等の
素子分離領域の所望の箇所にｐ型分離拡散層３Ｏｆの不
純物を注入し、さらにｎチャネルＭｏＳトランジス５部
３０００にｐ型つェル領域２０用の不純物を注入する。
を行ない、厚さ１〜２ｔｍのｎ型Ｓｉエピタキシャル層
４を成長し、バイポーラトランジスタ部１０００とＩ”
５部４０００の素子分離領域とｎチャネルＭＯＳトラン
ジス５部３０００のエピタキシャル層４を公知のウェッ
トまたはドライエツチング法によりエツチングして、素
子分離領域に深さ０．５〜１．２−の溝１００を公知の
ウェットあるいはドライエツチングにより設は同時にｎ
チャネルＭＯＳトランジス５部３０００のエピタキシャ
ル層４の厚さをエツチング深さ分だけ薄くする。その後
、Ｉ”５部４０００の活性領域のエピタキシャル層４を
深さ０．２〜０．５ｔ１ｍエツチングすることにより薄
くし、完成時にベース２２下のｎ型Ｓｉエピタキシャル
層４がほとんど残らないようにする（０．１〜０．２４
）、その後、バイポーラ・トランジスタ部１０００等の
素子分離領域の所望の箇所にｐ型分離拡散層３Ｏｆの不
純物を注入し、さらにｎチャネルＭｏＳトランジス５部
３０００にｐ型つェル領域２０用の不純物を注入する。
その後、熱処理によりｐ型分離拡散層３０とｐ型ウェル
領域２０を同時に拡散しｐ型基板１に達するようにする
。
領域２０を同時に拡散しｐ型基板１に達するようにする
。
第３図（ｂ）二上記拡散により形成された活性領域の酸
化膜をエツチングにより除去し、再酸化によりゲート酸
化膜５００を形成する。その後、全面に多結晶シリコン
層を形成しｎ型不純物を拡散し、パターニングしてｐチ
ャネルＭＯＳトランジスタ部２０００とｎチャネルＭＯ
Ｓトランジス５部３０００のゲート電極１０．１２を形
成する。次にバイポーラトランジスタ部１０００のベー
ス１３、Ｉ”５部４０００のインジェクタ２１とベース
２２、ｐチャネルＭＯＳトランジスタ部２０００のソー
ス・ドレイン１１およびｎチャネルＭｏＳトランジス５
部３０００の基板取出し領域７のｐ＋＋不純物を同時に
拡散する。
化膜をエツチングにより除去し、再酸化によりゲート酸
化膜５００を形成する。その後、全面に多結晶シリコン
層を形成しｎ型不純物を拡散し、パターニングしてｐチ
ャネルＭＯＳトランジスタ部２０００とｎチャネルＭＯ
Ｓトランジス５部３０００のゲート電極１０．１２を形
成する。次にバイポーラトランジスタ部１０００のベー
ス１３、Ｉ”５部４０００のインジェクタ２１とベース
２２、ｐチャネルＭＯＳトランジスタ部２０００のソー
ス・ドレイン１１およびｎチャネルＭｏＳトランジス５
部３０００の基板取出し領域７のｐ＋＋不純物を同時に
拡散する。
第３図（ｃ）：ｎチャネルＭＯＳトランジス５部３００
０のソース・ドレイン９のｎ＋＋不純物を拡散する。こ
こで、本図では、第１図に示したバイポーラトランジス
タ部１０００のエミッタ（１４） 、 Ｉ”５部４０
００のコレクタ（２３）およびＰチャネルＭＯＳトラン
ジスタ部２０００の基板取出し領域のｎ＋型抵拡散層８
）はソース・ドレイン９のｎ＋型抵拡散層同時に形成し
ていないが、これはそれら拡散層のマスクによるコンタ
クト穴開口が不用となる、いわゆるウォッシュド・エミ
ッタ構造を採用した場合を示したためで、コンタクト六
開孔工程を採用する場合はそれらｎ＋型抵拡散層ｎチャ
ネルＭＯＳトランジスタ部３０００のソース・ドレイン
９のｎ＋型抵拡散層同時に形成することが可能で、いず
れの方法を採用するかは本発明の本質ではない。
０のソース・ドレイン９のｎ＋＋不純物を拡散する。こ
こで、本図では、第１図に示したバイポーラトランジス
タ部１０００のエミッタ（１４） 、 Ｉ”５部４０
００のコレクタ（２３）およびＰチャネルＭＯＳトラン
ジスタ部２０００の基板取出し領域のｎ＋型抵拡散層８
）はソース・ドレイン９のｎ＋型抵拡散層同時に形成し
ていないが、これはそれら拡散層のマスクによるコンタ
クト穴開口が不用となる、いわゆるウォッシュド・エミ
ッタ構造を採用した場合を示したためで、コンタクト六
開孔工程を採用する場合はそれらｎ＋型抵拡散層ｎチャ
ネルＭＯＳトランジスタ部３０００のソース・ドレイン
９のｎ＋型抵拡散層同時に形成することが可能で、いず
れの方法を採用するかは本発明の本質ではない。
このようにして第１図に示したような構造を得る。
以上示したように、本発明の半導体装置の構造は、従来
から用いられている工程により得ることができる。
から用いられている工程により得ることができる。
第４図（ａ）〜（ｃ）はそれぞれ本発明におけるｎチャ
ネルＭｏＳトランジスタにおけるラッチアップ現象の対
策を施した場合の断面構造を示した実施例である。第４
図（ａ）は、ｐ型ウェル領域２０の周囲にもバイポーラ
トランジスタの素子間分離に用いたｐ型拡散領域３０を
設けたもので、ｎチャネルＭＯＳトランジスタ周辺のｎ
型エピタキシャル層４とｐ型ウェル領域２０とソース・
ドレイン９で構成される寄生ｎｐｎトランジスタのベー
ス領域にｐ型ウェル領域２０より濃度の高いＰ型拡散領
域３０を設けることで電流利得を低下させラッチアップ
現象の低減化を図っている。
ネルＭｏＳトランジスタにおけるラッチアップ現象の対
策を施した場合の断面構造を示した実施例である。第４
図（ａ）は、ｐ型ウェル領域２０の周囲にもバイポーラ
トランジスタの素子間分離に用いたｐ型拡散領域３０を
設けたもので、ｎチャネルＭＯＳトランジスタ周辺のｎ
型エピタキシャル層４とｐ型ウェル領域２０とソース・
ドレイン９で構成される寄生ｎｐｎトランジスタのベー
ス領域にｐ型ウェル領域２０より濃度の高いＰ型拡散領
域３０を設けることで電流利得を低下させラッチアップ
現象の低減化を図っている。
第４図（ｂ）、（ｃ）も同様の効果を目的とした構造と
なっており、第４図（ｂ）では第４図（ａ）の構造にさ
らに高濃度のＰ型拡散層４０を加えたもので、このｐ型
拡散層４０はバイポーラトランジスタのベースのｐ型拡
散層１３と同時に形成できるため、この構造を用いても
工程は増加せず一層のラッチアップ現象の低減効果を期
待できる。
なっており、第４図（ｂ）では第４図（ａ）の構造にさ
らに高濃度のＰ型拡散層４０を加えたもので、このｐ型
拡散層４０はバイポーラトランジスタのベースのｐ型拡
散層１３と同時に形成できるため、この構造を用いても
工程は増加せず一層のラッチアップ現象の低減効果を期
待できる。
第４図（Ｑ）は、素子間分離に用いたｐ型拡散層を用い
ず、ｐ型拡散層４０のみでラッチアップ現象の低減を図
ったものである。
ず、ｐ型拡散層４０のみでラッチアップ現象の低減を図
ったものである。
第５図は縦方向寸法の縮小を考慮した際の本発明の第２
の実施例で、ｎチャネルＭｏＳトランジス５部３０００
のｎ型エピタキシャル層の薄膜化をＩ２Ｌ部４０００の
ｎ型エピタキシャル層の薄膜化の工程で行なった場合の
断面構造図を示している。
の実施例で、ｎチャネルＭｏＳトランジス５部３０００
のｎ型エピタキシャル層の薄膜化をＩ２Ｌ部４０００の
ｎ型エピタキシャル層の薄膜化の工程で行なった場合の
断面構造図を示している。
すなわち、各拡散層１３．１４．２１．２２．２３．１
１，９の拡散深さを小さくしていった場合、各素子の縦
方向寸法も低減でき、ｎチャネルＭＯＳトランジスタ部
３０００に設ける段差も少なくできる。それ故、その場
合には１本実施例におけるように、分離に用いた溝１０
０よりもエツチング深さの少ないＩ２Ｌ部４０００のエ
ツチングを用いることが可能となる。
１，９の拡散深さを小さくしていった場合、各素子の縦
方向寸法も低減でき、ｎチャネルＭＯＳトランジスタ部
３０００に設ける段差も少なくできる。それ故、その場
合には１本実施例におけるように、分離に用いた溝１０
０よりもエツチング深さの少ないＩ２Ｌ部４０００のエ
ツチングを用いることが可能となる。
この構造であれば、段差が低下できたことによってｎチ
ャネルＭｏＳトランジス５部３０００のパターニング精
度も向上し配線電極の形成も容易となる。
ャネルＭｏＳトランジス５部３０００のパターニング精
度も向上し配線電極の形成も容易となる。
以上説明したように９本発明によれば、Ｂｉ−ＭＯＳ半
導体装置、特にバイポーラ回路素子とＩ２Ｌ回路素子と
ＣＭＯＳ回路素子をオン・チップに共存した多機能デバ
イスが簡略な工程で可能となり、低消費電力、高速動作
の大規模ＬＳＩが低コストで実現でき、そのメリットは
大きい。
導体装置、特にバイポーラ回路素子とＩ２Ｌ回路素子と
ＣＭＯＳ回路素子をオン・チップに共存した多機能デバ
イスが簡略な工程で可能となり、低消費電力、高速動作
の大規模ＬＳＩが低コストで実現でき、そのメリットは
大きい。
第１図は本発明の半導体装置の第１の実施例であるバイ
ポーラトランジスタとＩ２ＬとｐチャネルＭｏＳトラン
ジスタとｎチャネルＭｏＳトランジスタを共存した構造
を示す断面図、第２図は従来の半導体装置の一例とし・
てバイポーラトランジスタとｐチャネルＭｏＳトランジ
スタとｎチャネルＭＯＳトランジスタを共存した構造を
示す断面図、第３図（ａ）〜（ｃ）は第１図の半導体装
置の製造工程を示す断面図、第４図は（ａ）〜（Ｃ）そ
れぞれ本発明の他の実施例であるｎチャネルＭｏＳトラ
ンジスタの構造を示す断面図、第５図は本発明の半導体
装置の第２の実施例を示す断面図である。 １・・・ｐ型半導体基板 ２・・・ｎ＋型埋込層３・
・・ｐ＋型埋込層 ４・・・ｎ型エピタキシャル層 ５・・・ｐ型の深い拡散層 ６・・・ｐ＋分離層７・・
・ｐ＋拡散層 ８・・・ｎ＋拡散層９・・・ｎ
チャネルＭＯＳのソース・ドレイン１０・・・ｎチャネ
ルＭＯＳのゲート １１・・・ｐチャネルＭＯＳのソース・ドレイン１２・
・・ｐチャネルＭＯＳのゲート １３・・・ｎｐｎトランジスタのベース１４・・・ｎｐ
ｎトランジスタのエミッタ１５・・・ｎｐｎトランジス
タのコレクタ２０・・・ｐ型ウェル拡散層 ２１・・・Ｉ２Ｌのインジェクタ ２２・・・Ｉ２Ｌのベース ２３・・・Ｉ２Ｌのコレ
クタ３０・・・分離ｐ型拡散層 ４０・・・ｎチャネルＭＯＳトランジスタのガードリン
グ １００・・・溝 ２００・・・エツチングによる段差 ５００・・・ゲート酸化膜 １０００・・・ｎｐｎ／（イポーラトランジスタ部２０
００・・・ｐチャネルＭｏＳトランジスタ部３０００・
・・ｎチャネルＭＯＳトランジスタ部４０００・・・Ｉ
２Ｌ部
ポーラトランジスタとＩ２ＬとｐチャネルＭｏＳトラン
ジスタとｎチャネルＭｏＳトランジスタを共存した構造
を示す断面図、第２図は従来の半導体装置の一例とし・
てバイポーラトランジスタとｐチャネルＭｏＳトランジ
スタとｎチャネルＭＯＳトランジスタを共存した構造を
示す断面図、第３図（ａ）〜（ｃ）は第１図の半導体装
置の製造工程を示す断面図、第４図は（ａ）〜（Ｃ）そ
れぞれ本発明の他の実施例であるｎチャネルＭｏＳトラ
ンジスタの構造を示す断面図、第５図は本発明の半導体
装置の第２の実施例を示す断面図である。 １・・・ｐ型半導体基板 ２・・・ｎ＋型埋込層３・
・・ｐ＋型埋込層 ４・・・ｎ型エピタキシャル層 ５・・・ｐ型の深い拡散層 ６・・・ｐ＋分離層７・・
・ｐ＋拡散層 ８・・・ｎ＋拡散層９・・・ｎ
チャネルＭＯＳのソース・ドレイン１０・・・ｎチャネ
ルＭＯＳのゲート １１・・・ｐチャネルＭＯＳのソース・ドレイン１２・
・・ｐチャネルＭＯＳのゲート １３・・・ｎｐｎトランジスタのベース１４・・・ｎｐ
ｎトランジスタのエミッタ１５・・・ｎｐｎトランジス
タのコレクタ２０・・・ｐ型ウェル拡散層 ２１・・・Ｉ２Ｌのインジェクタ ２２・・・Ｉ２Ｌのベース ２３・・・Ｉ２Ｌのコレ
クタ３０・・・分離ｐ型拡散層 ４０・・・ｎチャネルＭＯＳトランジスタのガードリン
グ １００・・・溝 ２００・・・エツチングによる段差 ５００・・・ゲート酸化膜 １０００・・・ｎｐｎ／（イポーラトランジスタ部２０
００・・・ｐチャネルＭｏＳトランジスタ部３０００・
・・ｎチャネルＭＯＳトランジスタ部４０００・・・Ｉ
２Ｌ部
Claims (5)
- （１）第１導電型の半導体基板と、該基板の表面領域に
設けた前記第１導電型と反対導電型の第２導電型の第１
領域と、前記基板表面に設けた第２導電型半導体層とを
有し、該第２導電型半導体層は溝と該溝下の第１導電型
拡散層とによって島状に分離され、該島状領域の少なく
とも１つにバイポーラ回路素子が設けられ、該バイポー
ラ回路素子を設けた第２導電型半導体層よりも薄い該第
２導電型半導体層の別の島状領域に前記基板と電気的に
導通する第１導電型拡散領域が設けられ、かつ該拡散領
域の表面部に第２導電型のＭＯＳ回路素子を設けたこと
を特徴とする半導体装置。 - （２）前記ＭＯＳ回路素子を設けた第２導電型半導体層
の厚さが、前記バイポーラ回路素子を設けた第２導電型
半導体層の厚さより前記溝の深さ分だけ薄いことを特徴
とする特許請求の範囲第１項記載の半導体装置。 - （３）前記溝よりも浅い凹状の第２導電型半導体層の島
状領域を設け、該島状領域にＩ＾２Ｌ回路素子を設ける
とともに、前記ＭＯＳ回路素子を設けた第２導電型半導
体層の厚さが前記Ｉ＾２Ｌ回路素子を設けた領域の厚さ
と同じであることを特徴とする特許請求の範囲第１項記
載の半導体装置。 - （４）前記ＭＯＳ回路素子を設けた前記半導体基板に達
する第１導電型拡散領域の周辺にも前記島状分離に用い
た第１導電型拡散層を備えたことを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （５）前記ＭＯＳ回路素子を設けた前記半導体基板に達
する第１導電型拡散領域の周辺にバイポーラ回路素子の
ベースに用いた第１導電型拡散層を備えたことを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076746A JPS61236155A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076746A JPS61236155A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236155A true JPS61236155A (ja) | 1986-10-21 |
Family
ID=13614163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076746A Pending JPS61236155A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236155A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256898A (en) * | 1990-11-06 | 1993-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a different epitaxial thickness between adjacent circuit regions |
| US5886387A (en) * | 1995-09-27 | 1999-03-23 | Kabushiki Kaisha Toshiba | BiCMOS semiconductor integrated circuit device having MOS transistor and bipolar transistor regions of different thickness |
| WO2003038893A3 (de) * | 2001-10-26 | 2003-10-09 | Infineon Technologies Ag | Halbleiterstruktur und verfahren zum herstellen derselben |
| EP2187432A1 (en) * | 2008-11-13 | 2010-05-19 | Epcos AG | P-type field-effect transistor and method of production |
-
1985
- 1985-04-12 JP JP60076746A patent/JPS61236155A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256898A (en) * | 1990-11-06 | 1993-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a different epitaxial thickness between adjacent circuit regions |
| US5310691A (en) * | 1990-11-06 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including formation of alignment mark |
| US5886387A (en) * | 1995-09-27 | 1999-03-23 | Kabushiki Kaisha Toshiba | BiCMOS semiconductor integrated circuit device having MOS transistor and bipolar transistor regions of different thickness |
| WO2003038893A3 (de) * | 2001-10-26 | 2003-10-09 | Infineon Technologies Ag | Halbleiterstruktur und verfahren zum herstellen derselben |
| EP2187432A1 (en) * | 2008-11-13 | 2010-05-19 | Epcos AG | P-type field-effect transistor and method of production |
| WO2010055102A1 (en) * | 2008-11-13 | 2010-05-20 | Epcos Ag | P-type field-effect transistor and method of production |
| US8598627B2 (en) | 2008-11-13 | 2013-12-03 | Epcos Ag | P-type field-effect transistor and method of production |
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