JPH01217972A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01217972A JPH01217972A JP4374488A JP4374488A JPH01217972A JP H01217972 A JPH01217972 A JP H01217972A JP 4374488 A JP4374488 A JP 4374488A JP 4374488 A JP4374488 A JP 4374488A JP H01217972 A JPH01217972 A JP H01217972A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に縦型バイポーラ・
トランジスタを備えた半導体集積回路に関する。
トランジスタを備えた半導体集積回路に関する。
バイポーラ・トランジスタを用いた論理回路やメモリは
、ＭＯＳ）ランジスタを用いたものに較べ高速性能の点
で優れている。特に、これらのものが中形や大型コンピ
ュータに用いられた場合、それの性能を決定することが
多いので、より一層の高速化や高集積化が進められてい
る。
、ＭＯＳ）ランジスタを用いたものに較べ高速性能の点
で優れている。特に、これらのものが中形や大型コンピ
ュータに用いられた場合、それの性能を決定することが
多いので、より一層の高速化や高集積化が進められてい
る。
そういった性能を得るために、第４図に示す様な新しい
型のバイポーラトランジスタが、最近、使用されつつあ
る。これは、トランジスタのエミッタ、ベース電極の収
り出しに不純物をドープした多結晶シリコンを用い、エ
ミッタやベース領域を極めて小さくしたものである。エ
ミッタやベース領域が小さいことにより、エミッタ容量
、ベース容量は非常に小さくなる。又、ベース領域の縮
小化に伴ない、コレクタ領域も小さくなりコレクタ基板
間容量も格段に小さい。
型のバイポーラトランジスタが、最近、使用されつつあ
る。これは、トランジスタのエミッタ、ベース電極の収
り出しに不純物をドープした多結晶シリコンを用い、エ
ミッタやベース領域を極めて小さくしたものである。エ
ミッタやベース領域が小さいことにより、エミッタ容量
、ベース容量は非常に小さくなる。又、ベース領域の縮
小化に伴ない、コレクタ領域も小さくなりコレクタ基板
間容量も格段に小さい。
しかも、ベース部の取り出しもエミッタ外周全体で行な
っているため、ベース抵抗も小さい。
っているため、ベース抵抗も小さい。
これらの点で上述のトランジスタを用いた回路は、格段
に速い性能が得られている。
に速い性能が得られている。
上述した従来のバイポーラ・トランジスタは、エミッタ
及びベース取り出し部の構造の形成に複雑な加工が必要
で、又、エミッタ部にかなりの段部が形成されている。
及びベース取り出し部の構造の形成に複雑な加工が必要
で、又、エミッタ部にかなりの段部が形成されている。
このために、従来の縦型トランジスタを用いた半導体集
積回路は、高速性能は得られても、歩留を落し、又平坦
化に支障があって信頼性上の問題がある。
積回路は、高速性能は得られても、歩留を落し、又平坦
化に支障があって信頼性上の問題がある。
本発明の半導体集積回路は、半導体基板の一主面に選択
的に設けられた第１導電型エミッタ領域と自己整合的に
設けられた多結晶シリコンからなるエミッタ引出電極と
、前記エミッタ領域の周囲にこれと接合して選択的に設
けられた第２導電型ベース領域と接触して設けられた多
結晶シリコンからなるベース引出電極と、前記エミッタ
引出電極とベース引出電極との間に挿入された絶縁分離
膜とを含む縦型トランジスタを有する半導体集積回路に
おいて、前記ベース引出電極は、前記ベース領域の外縁
部と自己整合した開孔を有する段差付絶縁膜の前記段差
部を埋めて設けられ、かつその表面が前記絶縁分離膜及
び前記エミッタ引出電極の少なくともその近傍において
これらの表面とほぼ平坦な面を形成しているというもの
である。
的に設けられた第１導電型エミッタ領域と自己整合的に
設けられた多結晶シリコンからなるエミッタ引出電極と
、前記エミッタ領域の周囲にこれと接合して選択的に設
けられた第２導電型ベース領域と接触して設けられた多
結晶シリコンからなるベース引出電極と、前記エミッタ
引出電極とベース引出電極との間に挿入された絶縁分離
膜とを含む縦型トランジスタを有する半導体集積回路に
おいて、前記ベース引出電極は、前記ベース領域の外縁
部と自己整合した開孔を有する段差付絶縁膜の前記段差
部を埋めて設けられ、かつその表面が前記絶縁分離膜及
び前記エミッタ引出電極の少なくともその近傍において
これらの表面とほぼ平坦な面を形成しているというもの
である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図であり、縦型トランジスタのエミッタ、ベ
ースとその周辺部を図示しである。
ップの断面図であり、縦型トランジスタのエミッタ、ベ
ースとその周辺部を図示しである。
この実施例は、最上層にＮ−型エピタキシャル層６を有
するシリコンからなる半導体基板の一主面に選択的に設
けられたＮ＋＋エミッタ領域７と自己整合的に設けられ
たＮ＋型型詰結晶シリコンらなるエミッタ引出電極１と
、エミッタ領域７の周囲にこれと接合して選択的に設け
られたＰ“型ベース領域９と接触して設けられたＰ′″
型多型具結晶シリコンなるベース引出電極３と、エミッ
タ引出電極１とベース引出電極３との間に挿入された絶
縁分離膜（酸化シリコン膜２）とを含む縦型トランジス
タを有する半導体集積回路において、ベース引出電極３
は、ベース領域９の外縁部と自己整合した開孔を有する
段差付絶縁膜５の段差部を埋めて設けられ、かつその表
面が酸化シリコン膜２及びエミッタ引出電極１の少なく
ともその近傍においてこれらの表面とほぼ平坦な面を形
成しているというものである。
するシリコンからなる半導体基板の一主面に選択的に設
けられたＮ＋＋エミッタ領域７と自己整合的に設けられ
たＮ＋型型詰結晶シリコンらなるエミッタ引出電極１と
、エミッタ領域７の周囲にこれと接合して選択的に設け
られたＰ“型ベース領域９と接触して設けられたＰ′″
型多型具結晶シリコンなるベース引出電極３と、エミッ
タ引出電極１とベース引出電極３との間に挿入された絶
縁分離膜（酸化シリコン膜２）とを含む縦型トランジス
タを有する半導体集積回路において、ベース引出電極３
は、ベース領域９の外縁部と自己整合した開孔を有する
段差付絶縁膜５の段差部を埋めて設けられ、かつその表
面が酸化シリコン膜２及びエミッタ引出電極１の少なく
ともその近傍においてこれらの表面とほぼ平坦な面を形
成しているというものである。
これに於いて、エミッタ領域７直上のＮ＋型型詰結晶シ
リコンエミッタ引出電極１）は、主面に対してほぼ垂直
に形成され、かつ、それの側壁の酸化シリコン膜２もほ
ぼ垂直に形成しである。そして、窒化シリコン（段差付
絶縁膜５）と酸化シリコン膜２で区画されたベース接続
部１１においてＰ１型多結晶シリコン（ベース引出電極
３）とＰ＋型ベース領域９を接続しである。これらのＮ
＋型型詰結晶シリコン１）、Ｐ＋型多結晶シリコン（３
）、酸化シリコン膜２及び段差付絶縁膜５の高さはほぼ
同じで、極めて平坦な面を形成している。
リコンエミッタ引出電極１）は、主面に対してほぼ垂直
に形成され、かつ、それの側壁の酸化シリコン膜２もほ
ぼ垂直に形成しである。そして、窒化シリコン（段差付
絶縁膜５）と酸化シリコン膜２で区画されたベース接続
部１１においてＰ１型多結晶シリコン（ベース引出電極
３）とＰ＋型ベース領域９を接続しである。これらのＮ
＋型型詰結晶シリコン１）、Ｐ＋型多結晶シリコン（３
）、酸化シリコン膜２及び段差付絶縁膜５の高さはほぼ
同じで、極めて平坦な面を形成している。
その上層に、酸化シリコン膜４を形成し、エミッタ電＄
ｉ１０、ベース電極１２を設けである。
ｉ１０、ベース電極１２を設けである。
この実施例はエミッタ電極、ベース電極を各１ケづつ設
けた場合である。
けた場合である。
次に、本実施例の製造方法について説明する。
第２図（ａ）〜（ｆ）は本実施例の製造方法を説明する
ための工程順に配置した半導体チップの断面図である。
ための工程順に配置した半導体チップの断面図である。
第２図（ａ）に示すように、Ｐ−型半導体基板上にＮ＋
＋埋込層、Ｎ−型エピタキシャル層６を成長させ、素子
分離領域及びコレクタ領域形成の完了した半導体基板を
形成する。Ｎ−型エピタキシャルＨ６上に窒化シリコン
膜１３を厚さ０．５μｍ成長させる。これに選択エッチ
で幅２μｍ、長さ４μｍの開孔１４を設け、ボロンをイ
オン注入して、Ｐ−型ベース領域８を形成する。
＋埋込層、Ｎ−型エピタキシャル層６を成長させ、素子
分離領域及びコレクタ領域形成の完了した半導体基板を
形成する。Ｎ−型エピタキシャルＨ６上に窒化シリコン
膜１３を厚さ０．５μｍ成長させる。これに選択エッチ
で幅２μｍ、長さ４μｍの開孔１４を設け、ボロンをイ
オン注入して、Ｐ−型ベース領域８を形成する。
次に、第２図（ｂ）に示すように、ノンドープ多結晶シ
リコン膜１４を成長させ、エッチバックを行ない高さを
窒化シリコン膜１３と同じにし、開孔１４を埋める。高
濃度のヒ素をノンドープ多結晶シリコン膜１５にドーピ
ングしてエミッタ引出電極１とする。次に、第２図（ｃ
）に示すように、レジスト膜１９を用いて、エミッタ引
出電極１の外周を幅０．５μｍ、深さ０．２５μｍの溝
１６を形成する。
リコン膜１４を成長させ、エッチバックを行ない高さを
窒化シリコン膜１３と同じにし、開孔１４を埋める。高
濃度のヒ素をノンドープ多結晶シリコン膜１５にドーピ
ングしてエミッタ引出電極１とする。次に、第２図（ｃ
）に示すように、レジスト膜１９を用いて、エミッタ引
出電極１の外周を幅０．５μｍ、深さ０．２５μｍの溝
１６を形成する。
それから、第２図（ｄ）に示すようにレジスト膜２５を
用いて、窒化シリコン膜１３をエツチングして階段状溝
１７を形成する。そして、Ｎ＋型型詰結晶シリコン１）
を１０００℃、１０分熱酸化して全体を覆う様に酸化シ
リコン膜２を厚さ０．３μｍ形成する。このとき窒化シ
リコン膜１８の厚さを０．３μｍ程度にしてあれば、酸
化シリコン膜２はＮ−型エピタキシャル層６の表面まで
達する。尚、酸化の量を調整することで、エミッタ面積
を変えることができる。
用いて、窒化シリコン膜１３をエツチングして階段状溝
１７を形成する。そして、Ｎ＋型型詰結晶シリコン１）
を１０００℃、１０分熱酸化して全体を覆う様に酸化シ
リコン膜２を厚さ０．３μｍ形成する。このとき窒化シ
リコン膜１８の厚さを０．３μｍ程度にしてあれば、酸
化シリコン膜２はＮ−型エピタキシャル層６の表面まで
達する。尚、酸化の量を調整することで、エミッタ面積
を変えることができる。
次に、第２図（ｅ）に示すように、薄い窒化シリコン膜
１８を除去し、ボロンを拡散してＰ＋型ベース領域９を
形成する。
１８を除去し、ボロンを拡散してＰ＋型ベース領域９を
形成する。
次に、第２図（ｆ）に示すように、Ｐ＋型多結晶シリコ
ン膜を成長させ、エッチバックを行ないベース引出電極
３を形成する。このとき、エミッタ引出電極１、ベース
引出電極３、窒化シリコン膜１３及び酸化シリコン膜２
の高さはほぼ同じとなる。
ン膜を成長させ、エッチバックを行ないベース引出電極
３を形成する。このとき、エミッタ引出電極１、ベース
引出電極３、窒化シリコン膜１３及び酸化シリコン膜２
の高さはほぼ同じとなる。
そして、第１図に示すように、酸化シリコン膜４を厚さ
０．４μｍ成長させ、開孔してエミッタ電′ｇ１１０及
びベース電極１２を形成する。
０．４μｍ成長させ、開孔してエミッタ電′ｇ１１０及
びベース電極１２を形成する。
以上説明したように、この実施例は、ベース引出電極３
がベース領域の外縁部と自己整合した開孔部でＰ＋型ベ
ース領域と接続されているのでコンタクト面積を最小限
に押えることができるだけでなく、表面がほぼ平坦であ
るので電極配線の段切れの恐れがない。
がベース領域の外縁部と自己整合した開孔部でＰ＋型ベ
ース領域と接続されているのでコンタクト面積を最小限
に押えることができるだけでなく、表面がほぼ平坦であ
るので電極配線の段切れの恐れがない。
又、その製造工程において、エミッタ領域の表面は一度
のエツチング工程で露出されるだけなので汚染し難い。
のエツチング工程で露出されるだけなので汚染し難い。
絶縁分離膜としての酸化シリコン膜２は、単に電気的に
絶縁するのに十分な厚さでよい。又、比較的簡単な工程
で製造できるので高歩留である。
絶縁するのに十分な厚さでよい。又、比較的簡単な工程
で製造できるので高歩留である。
第３図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
本実施例は第１の実施例に於いて、ベース電極を両側に
設けたものである。
設けたものである。
即ち、窒化シリコン膜（５）の段階部で上部を大きくし
て、Ｐ＋型の多結晶シリコン膜を形成しである。この場
合は、素子領域がその分大きくなり、集積度は第１の実
施例に較べて落ちるが、ベース抵抗ｒｂは更に小さくで
き、より一層の高速化が可能となる利点がある。
て、Ｐ＋型の多結晶シリコン膜を形成しである。この場
合は、素子領域がその分大きくなり、集積度は第１の実
施例に較べて落ちるが、ベース抵抗ｒｂは更に小さくで
き、より一層の高速化が可能となる利点がある。
以上、説明したように本発明はエミッタ領域直トの多結
晶シリコンからなるベース引出電極が段差付絶縁膜に設
けられベース領域の外縁部と自己整合した開孔を埋めて
いるのでベース領域と最小面積で接続でき、かつ絶縁分
離膜及びエミッタ引出電極と高さをほぼ均一にできるの
で、集積度、高速化の特質を損うことなく、電極配線の
断線の発生”が少なくなり、半導体集積回路の歩留及び
信頼性を向上できる効果がある。
晶シリコンからなるベース引出電極が段差付絶縁膜に設
けられベース領域の外縁部と自己整合した開孔を埋めて
いるのでベース領域と最小面積で接続でき、かつ絶縁分
離膜及びエミッタ引出電極と高さをほぼ均一にできるの
で、集積度、高速化の特質を損うことなく、電極配線の
断線の発生”が少なくなり、半導体集積回路の歩留及び
信頼性を向上できる効果がある。
尚、本発明はＮＰＮトランジスタで説明したが、ＰＮＰ
トランジスタも拡散不純物をかえれば形成できる。
トランジスタも拡散不純物をかえれば形成できる。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図、第２図（ａ）〜（ｆ）は第１の実施例の
製造方法を説明するための工程順に配置した半導体チッ
プの断面図、第３図は第２の実施例の主要部を示す半導
体チップの断面図、第４図は従来例の主要部を示す半導
体チップの断面図である。 １・・・エミッタ引出電極、２・・・酸化シリコン膜、
３・・・ベース引出電極、４・・・酸化シリコン膜、５
・・・段差付絶縁膜、６・・・Ｎ−型エピタキシャル層
、７・・・Ｎ＋型エミッタ領域、８・・・Ｐ−型ベース
領域、９・・・Ｐ＋型ベース領域、１０・・・エミッタ
電極、１１・・・ベース接続部、１２．１２−１．１２
−２・・・ベース電極、１３・・・窒化シリコン膜、１
４・・・開孔、１５・・・ノンドープ多結晶シリコン膜
、１６・・・溝、１７・・・段階状溝、１８・・・窒化
シリコン膜、１９・・・レジスト膜、２０・・・酸化シ
リコン膜、２１・・・コレクタ電極、２２・・・酸化シ
リコン膜、２３・・・Ｐ−型半導体基板、２４・・・Ｎ
＋型埋込層、２５・・・レジスト膜。 代理人 弁理士 内 原 晋 ７育Ｚ口 第１凹
ップの断面図、第２図（ａ）〜（ｆ）は第１の実施例の
製造方法を説明するための工程順に配置した半導体チッ
プの断面図、第３図は第２の実施例の主要部を示す半導
体チップの断面図、第４図は従来例の主要部を示す半導
体チップの断面図である。 １・・・エミッタ引出電極、２・・・酸化シリコン膜、
３・・・ベース引出電極、４・・・酸化シリコン膜、５
・・・段差付絶縁膜、６・・・Ｎ−型エピタキシャル層
、７・・・Ｎ＋型エミッタ領域、８・・・Ｐ−型ベース
領域、９・・・Ｐ＋型ベース領域、１０・・・エミッタ
電極、１１・・・ベース接続部、１２．１２−１．１２
−２・・・ベース電極、１３・・・窒化シリコン膜、１
４・・・開孔、１５・・・ノンドープ多結晶シリコン膜
、１６・・・溝、１７・・・段階状溝、１８・・・窒化
シリコン膜、１９・・・レジスト膜、２０・・・酸化シ
リコン膜、２１・・・コレクタ電極、２２・・・酸化シ
リコン膜、２３・・・Ｐ−型半導体基板、２４・・・Ｎ
＋型埋込層、２５・・・レジスト膜。 代理人 弁理士 内 原 晋 ７育Ｚ口 第１凹
Claims (1)
- 半導体基板の一主面に選択的に設けられた第１導電型
エミッタ領域と自己整合的に設けられた多結晶シリコン
からなるエミッタ引出電極と、前記エミッタ領域の周囲
にこれと接合して選択的に設けられた第２導電型ベース
領域と接触して設けられた多結晶シリコンからなるベー
ス引出電極と、前記エミッタ引出電極とベース引出電極
との間に挿入された絶縁分離膜とを含む縦型トランジス
タを有する半導体集積回路において、前記ベース引出電
極は、前記ベース領域の外縁部と自己整合した開孔を有
する段差付絶縁膜の前記段差部を埋めて設けられ、かつ
その表面が前記絶縁分離膜及び前記エミッタ引出電極の
少なくともその近傍においてこれらの表面とほぼ平坦な
面を形成していることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4374488A JPH01217972A (ja) | 1988-02-25 | 1988-02-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4374488A JPH01217972A (ja) | 1988-02-25 | 1988-02-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217972A true JPH01217972A (ja) | 1989-08-31 |
Family
ID=12672274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4374488A Pending JPH01217972A (ja) | 1988-02-25 | 1988-02-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217972A (ja) |
-
1988
- 1988-02-25 JP JP4374488A patent/JPH01217972A/ja active Pending
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