JPH04267554A - ＢｉＭＯＳ半導体装置及びその製造方法 - Google Patents
ＢｉＭＯＳ半導体装置及びその製造方法Info
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- JPH04267554A JPH04267554A JP5044891A JP5044891A JPH04267554A JP H04267554 A JPH04267554 A JP H04267554A JP 5044891 A JP5044891 A JP 5044891A JP 5044891 A JP5044891 A JP 5044891A JP H04267554 A JPH04267554 A JP H04267554A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本願の発明は、バイポーラトラン
ジスタとＭＯＳトランジスタとが同一の半導体チップ上
に混載されているＢｉＭＯＳ半導体装置及びその製造方
法に関するものである。
ジスタとＭＯＳトランジスタとが同一の半導体チップ上
に混載されているＢｉＭＯＳ半導体装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】ＢｉＭＯＳ半導体装置、特に、半導体チ
ップの周辺回路にバイポーラトランジスタを内蔵したＢ
ｉＣＭＯＳ半導体装置は、ＣＭＯＳが有する高集積性及
び低消費電力性という長所を活かしつつＥＣＬレベルの
高速特性でインタフエースを行うことができるので、注
目されている（例えば、「２６．１９９０年代のＵＬＳ
Ｉの主役：サブミクロンＢｉＣＭＯＳ技術」平成元年電
気・情報関連学会連合大会４−９７〜１００）。
ップの周辺回路にバイポーラトランジスタを内蔵したＢ
ｉＣＭＯＳ半導体装置は、ＣＭＯＳが有する高集積性及
び低消費電力性という長所を活かしつつＥＣＬレベルの
高速特性でインタフエースを行うことができるので、注
目されている（例えば、「２６．１９９０年代のＵＬＳ
Ｉの主役：サブミクロンＢｉＣＭＯＳ技術」平成元年電
気・情報関連学会連合大会４−９７〜１００）。
【０００３】
【発明が解決しようとする課題】ところが、バイポーラ
トランジスタを動作させるためには５Ｖの電源電圧が要
求されるにも拘らず、上記の文献、特に、その図４に示
されているＢｉＣＭＯＳ半導体装置では、ＭＯＳトラン
ジスタにホットキャリア対策が施されていない。このた
め、このＢｉＣＭＯＳ半導体装置では、ホットキャリア
耐性の高いＭＯＳトランジスタを有することができない
。
トランジスタを動作させるためには５Ｖの電源電圧が要
求されるにも拘らず、上記の文献、特に、その図４に示
されているＢｉＣＭＯＳ半導体装置では、ＭＯＳトラン
ジスタにホットキャリア対策が施されていない。このた
め、このＢｉＣＭＯＳ半導体装置では、ホットキャリア
耐性の高いＭＯＳトランジスタを有することができない
。
【０００４】
【課題を解決するための手段】請求項１のＢｉＭＯＳ半
導体装置は、半導体基板１３上のゲート絶縁膜１７上で
且つゲート電極２１の側壁に第１の導電膜２４が自己整
合的に形成されているＭＯＳトランジスタ１２と、前記
半導体基板１３のグラフトベース領域３４に接続されて
いる第２の導電膜３３がベース電極２１の側壁に自己整
合的に形成されているバイポーラトランジスタ１１とを
有している。請求項２のＢｉＭＯＳ半導体装置の製造方
法は、前記ゲート電極２１を前記第１の導電膜２４で覆
い、前記ベース電極２１の側壁で且つ前記半導体基板１
３の表面上と前記第１の導電膜２４の側壁とに耐酸化膜
２６を形成し、前記耐酸化膜２６をマスクにして前記第
１の導電膜２４をパターニングして、この第１の導電膜
２４を前記ゲート電極２１の側壁に残し、前記耐酸化膜
２６をマスクにして前記半導体基板１３の前記表面に酸
化膜２７を形成して、前記耐酸化膜２６に覆われている
部分を前記グラフトベース領域３４に対するコンタクト
部にしている。
導体装置は、半導体基板１３上のゲート絶縁膜１７上で
且つゲート電極２１の側壁に第１の導電膜２４が自己整
合的に形成されているＭＯＳトランジスタ１２と、前記
半導体基板１３のグラフトベース領域３４に接続されて
いる第２の導電膜３３がベース電極２１の側壁に自己整
合的に形成されているバイポーラトランジスタ１１とを
有している。請求項２のＢｉＭＯＳ半導体装置の製造方
法は、前記ゲート電極２１を前記第１の導電膜２４で覆
い、前記ベース電極２１の側壁で且つ前記半導体基板１
３の表面上と前記第１の導電膜２４の側壁とに耐酸化膜
２６を形成し、前記耐酸化膜２６をマスクにして前記第
１の導電膜２４をパターニングして、この第１の導電膜
２４を前記ゲート電極２１の側壁に残し、前記耐酸化膜
２６をマスクにして前記半導体基板１３の前記表面に酸
化膜２７を形成して、前記耐酸化膜２６に覆われている
部分を前記グラフトベース領域３４に対するコンタクト
部にしている。
【０００５】
【作用】請求項１のＢｉＭＯＳ半導体装置では、ゲート
電極２１の側壁に第１の導電膜２４が形成されているの
で、この第１の導電膜２４をＬＤＤ上に重畳させて、ゲ
ートオーバーラップＬＤＤ構造を実現することができる
。
電極２１の側壁に第１の導電膜２４が形成されているの
で、この第１の導電膜２４をＬＤＤ上に重畳させて、ゲ
ートオーバーラップＬＤＤ構造を実現することができる
。
【０００６】しかも、第１及び第２の導電膜２４、３３
は自己整合的に形成されているので、ＭＯＳトランジス
タ１２やバイポーラトランジスタ１１の領域に必要な面
積を少なくすることができる。
は自己整合的に形成されているので、ＭＯＳトランジス
タ１２やバイポーラトランジスタ１１の領域に必要な面
積を少なくすることができる。
【０００７】請求項２のＢｉＭＯＳ半導体装置の製造方
法では、第１の導電膜２４をゲート電極２４の側壁に残
す工程とグラフトベース領域３４に対するコンタクト部
を形成する工程とに、耐酸化膜２６を共用している。
法では、第１の導電膜２４をゲート電極２４の側壁に残
す工程とグラフトベース領域３４に対するコンタクト部
を形成する工程とに、耐酸化膜２６を共用している。
【０００８】
【実施例】以下、本願の発明の一実施例を、図１〜１２
を参照しながら説明する。
を参照しながら説明する。
【０００９】図１は、本実施例によるＢｉＭＯＳ半導体
装置を示しており、図２〜１２は、その製造工程を示し
ている。図１に示す様に本実施例はＮＰＮバイポーラト
ランジスタ１１とＮＭＯＳトランジスタ１２とを有して
いるが、これ以外の型のトランジスタを有することも可
能であり、ＭＯＳトランジスタをＣＭＯＳ構造にするこ
とも可能である。
装置を示しており、図２〜１２は、その製造工程を示し
ている。図１に示す様に本実施例はＮＰＮバイポーラト
ランジスタ１１とＮＭＯＳトランジスタ１２とを有して
いるが、これ以外の型のトランジスタを有することも可
能であり、ＭＯＳトランジスタをＣＭＯＳ構造にするこ
とも可能である。
【００１０】本実施例の製造工程では、図２に示す様に
、Ｓｉ基板１３中に、ＮＰＮバイポーラトランジスタ１
１のコレクタになるＮ層１４と、ＮＭＯＳトランジスタ
１２を形成するためのウェルであるＰ層１５とをまず形
成する。
、Ｓｉ基板１３中に、ＮＰＮバイポーラトランジスタ１
１のコレクタになるＮ層１４と、ＮＭＯＳトランジスタ
１２を形成するためのウェルであるＰ層１５とをまず形
成する。
【００１１】そして、Ｓｉ基板１３の表面に、フィール
ド酸化膜であるＳｉＯ２ 膜１６を形成し、このＳｉＯ
２ 膜１６に囲まれている活性領域の表面に、ＮＭＯＳ
トランジスタのゲート酸化膜等になるＳｉＯ２ 膜１７
を形成する。
ド酸化膜であるＳｉＯ２ 膜１６を形成し、このＳｉＯ
２ 膜１６に囲まれている活性領域の表面に、ＮＭＯＳ
トランジスタのゲート酸化膜等になるＳｉＯ２ 膜１７
を形成する。
【００１２】その後、不純物を添加した多結晶Ｓｉ膜２
１とＳｉＯ２ 膜２２とを順次に全面に堆積させ、ＮＰ
Ｎバイポーラトランジスタ１１のベース電極及びＮＭＯ
Ｓトランジスタ１２のゲート電極のパターンに、ＳｉＯ
２ 膜２２と多結晶Ｓｉ膜２１とを同時に加工する。な
お、多結晶Ｓｉ膜２１の代りに、ポリサイド膜を用いて
もよい。
１とＳｉＯ２ 膜２２とを順次に全面に堆積させ、ＮＰ
Ｎバイポーラトランジスタ１１のベース電極及びＮＭＯ
Ｓトランジスタ１２のゲート電極のパターンに、ＳｉＯ
２ 膜２２と多結晶Ｓｉ膜２１とを同時に加工する。な
お、多結晶Ｓｉ膜２１の代りに、ポリサイド膜を用いて
もよい。
【００１３】そして、ＮＭＯＳトランジスタ１２の形成
領域にあるＳｉＯ２膜１６、２２及び多結晶Ｓｉ膜２１
等をマスクにしたイオン注入によって、ＬＤＤ用のＮ−
層２３をＰ層１５内に形成する。
領域にあるＳｉＯ２膜１６、２２及び多結晶Ｓｉ膜２１
等をマスクにしたイオン注入によって、ＬＤＤ用のＮ−
層２３をＰ層１５内に形成する。
【００１４】次に、図３に示す様に、多結晶Ｓｉ膜２４
を全面に堆積させ、ＮＭＯＳトランジスタ１２の形成領
域にある多結晶Ｓｉ膜２４のみをレジスト２５で覆う。
を全面に堆積させ、ＮＭＯＳトランジスタ１２の形成領
域にある多結晶Ｓｉ膜２４のみをレジスト２５で覆う。
【００１５】次に、図４に示す様に、レジスト２５をマ
スクにした等方性エッチングによって、ＮＰＮバイポー
ラトランジスタ１１の形成領域にある多結晶Ｓｉ膜２４
のみを除去し、更に、露出しているＳｉＯ２ 膜１７を
除去する。
スクにした等方性エッチングによって、ＮＰＮバイポー
ラトランジスタ１１の形成領域にある多結晶Ｓｉ膜２４
のみを除去し、更に、露出しているＳｉＯ２ 膜１７を
除去する。
【００１６】次に、図５に示す様に、レジスト２５を除
去した後、ＣＶＤによってＳｉ３ Ｎ４ 膜２６を全面
に堆積させ、更にこのＳｉ３ Ｎ４ 膜２６の全面をＲ
ＩＥする。
去した後、ＣＶＤによってＳｉ３ Ｎ４ 膜２６を全面
に堆積させ、更にこのＳｉ３ Ｎ４ 膜２６の全面をＲ
ＩＥする。
【００１７】これによって、ＮＰＮバイポーラトランジ
スタ１１の形成領域では、多結晶Ｓｉ膜２１及びＳｉＯ
２ 膜２２の側壁に、またＮＭＯＳトランジスタ１２の
形成領域では、多結晶Ｓｉ膜２１及びＳｉＯ２ 膜２２
を覆っている多結晶Ｓｉ膜２４の側壁に、夫々Ｓｉ３
Ｎ４ 膜２６を残す。
スタ１１の形成領域では、多結晶Ｓｉ膜２１及びＳｉＯ
２ 膜２２の側壁に、またＮＭＯＳトランジスタ１２の
形成領域では、多結晶Ｓｉ膜２１及びＳｉＯ２ 膜２２
を覆っている多結晶Ｓｉ膜２４の側壁に、夫々Ｓｉ３
Ｎ４ 膜２６を残す。
【００１８】その後、このＳｉ３ Ｎ４ 膜２６をマス
クにして多結晶Ｓｉ膜２４をＲＩＥすることによって、
ＮＭＯＳトランジスタ１２の形成領域にある多結晶Ｓｉ
膜２１及びＳｉＯ２ 膜２２の側壁に、多結晶Ｓｉ膜２
４を残す。
クにして多結晶Ｓｉ膜２４をＲＩＥすることによって、
ＮＭＯＳトランジスタ１２の形成領域にある多結晶Ｓｉ
膜２１及びＳｉＯ２ 膜２２の側壁に、多結晶Ｓｉ膜２
４を残す。
【００１９】次に、図６に示す様に、熱酸化によって、
Ｎ層１４及び多結晶Ｓｉ膜２４の露出部にＳｉＯ２ 膜
２７を形成する。そして、ＮＭＯＳトランジスタ１２の
形成領域にある多結晶Ｓｉ膜２１、２４及びＳｉＯ２
膜１６、２２等をマスクにしたイオン注入によって、ソ
ース・ドレイン領域になるＮ＋ 層３１をＰ層１５内に
形成する。
Ｎ層１４及び多結晶Ｓｉ膜２４の露出部にＳｉＯ２ 膜
２７を形成する。そして、ＮＭＯＳトランジスタ１２の
形成領域にある多結晶Ｓｉ膜２１、２４及びＳｉＯ２
膜１６、２２等をマスクにしたイオン注入によって、ソ
ース・ドレイン領域になるＮ＋ 層３１をＰ層１５内に
形成する。
【００２０】次に、図７に示す様に、Ｓｉ３ Ｎ４ 膜
２６を除去した後、ＮＰＮバイポーラトランジスタ１１
の形成領域にある多結晶Ｓｉ膜２１及びＳｉＯ２ 膜１
６、２２等をマスクにしたイオン注入によって、イント
リンシックベース領域になるＰ層３２をＮ層１４内に形
成する。
２６を除去した後、ＮＰＮバイポーラトランジスタ１１
の形成領域にある多結晶Ｓｉ膜２１及びＳｉＯ２ 膜１
６、２２等をマスクにしたイオン注入によって、イント
リンシックベース領域になるＰ層３２をＮ層１４内に形
成する。
【００２１】次に、図８に示す様に、ＣＶＤによって多
結晶Ｓｉ膜３３を全面に堆積させ、この多結晶Ｓｉ膜３
３のうちでＮＰＮバイポーラトランジスタ１１の形成領
域にある部分にのみ、ボロン等のＰ型不純物を高濃度に
イオン注入する。
結晶Ｓｉ膜３３を全面に堆積させ、この多結晶Ｓｉ膜３
３のうちでＮＰＮバイポーラトランジスタ１１の形成領
域にある部分にのみ、ボロン等のＰ型不純物を高濃度に
イオン注入する。
【００２２】次に、図９に示す様に、多結晶Ｓｉ膜３３
の全面をＲＩＥする。これによって、ＮＰＮバイポーラ
トランジスタ１１の形成領域では、多結晶Ｓｉ膜２１及
びＳｉＯ２ 膜２２の側壁に、またＮＭＯＳトランジス
タ１２の形成領域では、多結晶Ｓｉ膜２４の側壁に、夫
々多結晶Ｓｉ膜３３を残す。
の全面をＲＩＥする。これによって、ＮＰＮバイポーラ
トランジスタ１１の形成領域では、多結晶Ｓｉ膜２１及
びＳｉＯ２ 膜２２の側壁に、またＮＭＯＳトランジス
タ１２の形成領域では、多結晶Ｓｉ膜２４の側壁に、夫
々多結晶Ｓｉ膜３３を残す。
【００２３】その後、アニールを行うが、ＮＰＮバイポ
ーラトランジスタ１１の形成領域では、Ｓｉ３ Ｎ４
膜２６が形成されていた部分で、多結晶Ｓｉ膜３３がＮ
層１４に接している。このため、多結晶Ｓｉ膜３３から
Ｎ層１４へＰ型不純物が高濃度に固相拡散して、ＮＰＮ
バイポーラトランジスタ１１のグラフトベース領域にな
るＰ＋ 層３４がＰ層３２の周囲に形成される。
ーラトランジスタ１１の形成領域では、Ｓｉ３ Ｎ４
膜２６が形成されていた部分で、多結晶Ｓｉ膜３３がＮ
層１４に接している。このため、多結晶Ｓｉ膜３３から
Ｎ層１４へＰ型不純物が高濃度に固相拡散して、ＮＰＮ
バイポーラトランジスタ１１のグラフトベース領域にな
るＰ＋ 層３４がＰ層３２の周囲に形成される。
【００２４】次に、図１０に示す様に、ＣＶＤによって
ＳｉＯ２ 膜３５を全面に堆積させる。
ＳｉＯ２ 膜３５を全面に堆積させる。
【００２５】次に、図１１に示す様に、ＳｉＯ２ 膜３
５、２７、１７の全面をＲＩＥして、ＮＰＮバイポーラ
トランジスタ１１のエミッタ領域及びＮＭＯＳトランジ
スタ１２のソース・ドレイン領域に対するコンタクト孔
３６、３７を自己整合的に形成する。そして、コンタク
ト孔３６を通してＮ型不純物をイオン注入することによ
って、ＮＰＮバイポーラトランジスタ１１のエミッタ領
域になるＮ層４１をＰ層３２内に形成する。
５、２７、１７の全面をＲＩＥして、ＮＰＮバイポーラ
トランジスタ１１のエミッタ領域及びＮＭＯＳトランジ
スタ１２のソース・ドレイン領域に対するコンタクト孔
３６、３７を自己整合的に形成する。そして、コンタク
ト孔３６を通してＮ型不純物をイオン注入することによ
って、ＮＰＮバイポーラトランジスタ１１のエミッタ領
域になるＮ層４１をＰ層３２内に形成する。
【００２５】次に、図１２に示す様に、不純物を添加し
た多結晶Ｓｉ膜４２を全面に堆積させ、ＮＰＮバイポー
ラトランジスタ１１のエミッタ電極及びＮＭＯＳトラン
ジスタ１２のソース・ドレイン電極のパターンに多結晶
Ｓｉ膜４２を加工する。
た多結晶Ｓｉ膜４２を全面に堆積させ、ＮＰＮバイポー
ラトランジスタ１１のエミッタ電極及びＮＭＯＳトラン
ジスタ１２のソース・ドレイン電極のパターンに多結晶
Ｓｉ膜４２を加工する。
【００２６】その後、層間絶縁膜であるＳｉＯ２ 膜４
３を全面に堆積させ、多結晶Ｓｉ膜４２に達するコンタ
クト孔４４をＳｉＯ２ 膜４３に開孔し、多結晶Ｓｉ膜
４２にコンタクトする様にＡｌ膜４５をパターニングす
れば、図１に示した本実施例が完成する。
３を全面に堆積させ、多結晶Ｓｉ膜４２に達するコンタ
クト孔４４をＳｉＯ２ 膜４３に開孔し、多結晶Ｓｉ膜
４２にコンタクトする様にＡｌ膜４５をパターニングす
れば、図１に示した本実施例が完成する。
【００２７】以上の様にして製造した本実施例では、コ
ンタクト孔３６、３７が自己整合的に形成されているの
で、高集積化を図ることができる。また、ＮＰＮバイポ
ーラトランジスタ１１については、２層多結晶Ｓｉ膜の
ＥＣＬ構造をそのまま使用することができ、イントリン
シックベース領域の接合深さを最小限に抑えて寄生容量
を低減させたので、高速化が可能である。
ンタクト孔３６、３７が自己整合的に形成されているの
で、高集積化を図ることができる。また、ＮＰＮバイポ
ーラトランジスタ１１については、２層多結晶Ｓｉ膜の
ＥＣＬ構造をそのまま使用することができ、イントリン
シックベース領域の接合深さを最小限に抑えて寄生容量
を低減させたので、高速化が可能である。
【００２８】
【発明の効果】請求項１のＢｉＭＯＳ半導体装置では、
ＭＯＳトランジスタやバイポーラトランジスタの領域に
必要な面積を少なくすることができるので高集積化が可
能であるにも拘らず、ゲートオーバラップＬＤＤ構造を
実現することができるのでホットキャリア耐性の高いＭ
ＯＳトランジスタを有することができる。
ＭＯＳトランジスタやバイポーラトランジスタの領域に
必要な面積を少なくすることができるので高集積化が可
能であるにも拘らず、ゲートオーバラップＬＤＤ構造を
実現することができるのでホットキャリア耐性の高いＭ
ＯＳトランジスタを有することができる。
【００２９】請求項２のＢｉＭＯＳ半導体装置の製造方
法では、第１の導電膜をゲート電極の側壁に残す工程と
グラフトベース領域に対するコンタクト部を形成する工
程とに耐酸化膜を共用しているので、請求項１のＢｉＭ
ＯＳ半導体装置を少ない工程で製造することができる。
法では、第１の導電膜をゲート電極の側壁に残す工程と
グラフトベース領域に対するコンタクト部を形成する工
程とに耐酸化膜を共用しているので、請求項１のＢｉＭ
ＯＳ半導体装置を少ない工程で製造することができる。
【図１】本願の発明の一実施例の側断面図である。
【図２】一実施例の製造工程の一部を示す側断面図であ
る。
る。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
１１ ＮＰＮバイポーラトランジスタ１２
ＮＭＯＳトランジスタ １３ Ｓｉ基板 １７ ＳｉＯ２ 膜 ２１ 多結晶Ｓｉ膜 ２４ 多結晶Ｓｉ膜 ２６ Ｓｉ３ Ｎ４ 膜 ２７ ＳｉＯ２ 膜 ３３ 多結晶Ｓｉ膜 ３４ Ｐ＋ 層
ＮＭＯＳトランジスタ １３ Ｓｉ基板 １７ ＳｉＯ２ 膜 ２１ 多結晶Ｓｉ膜 ２４ 多結晶Ｓｉ膜 ２６ Ｓｉ３ Ｎ４ 膜 ２７ ＳｉＯ２ 膜 ３３ 多結晶Ｓｉ膜 ３４ Ｐ＋ 層
Claims (2)
- 【請求項１】半導体基板上のゲート絶縁膜上で且つゲー
ト電極の側壁に第１の導電膜が自己整合的に形成されて
いるＭＯＳトランジスタと、前記半導体基板のグラフト
ベース領域に接続されている第２の導電膜がベース電極
の側壁に自己整合的に形成されているバイポーラトラン
ジスタとを有するＢｉＭＯＳ半導体装置。 - 【請求項２】前記ゲート電極を前記第１の導電膜で覆い
、前記ベース電極の側壁で且つ前記半導体基板の表面上
と前記第１の導電膜の側壁とに耐酸化膜を形成し、前記
耐酸化膜をマスクにして前記第１の導電膜をパターニン
グして、この第１の導電膜を前記ゲート電極の側壁に残
し、前記耐酸化膜をマスクにして前記半導体基板の前記
表面に酸化膜を形成して、前記耐酸化膜に覆われている
部分を前記グラフトベース領域に対するコンタクト部に
する請求項１記載のＢｉＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044891A JPH04267554A (ja) | 1991-02-22 | 1991-02-22 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044891A JPH04267554A (ja) | 1991-02-22 | 1991-02-22 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267554A true JPH04267554A (ja) | 1992-09-24 |
Family
ID=12859147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5044891A Pending JPH04267554A (ja) | 1991-02-22 | 1991-02-22 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098149A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体集積回路装置の製造方法 |
| US5889312A (en) * | 1993-07-02 | 1999-03-30 | Hitachi, Ltd. | Semiconductor device having circuit element in stress gradient region by film for isolation and method of manufacturing the same |
-
1991
- 1991-02-22 JP JP5044891A patent/JPH04267554A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889312A (en) * | 1993-07-02 | 1999-03-30 | Hitachi, Ltd. | Semiconductor device having circuit element in stress gradient region by film for isolation and method of manufacturing the same |
| JPH098149A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体集積回路装置の製造方法 |
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