JPS632365A

JPS632365A - 半導体集積回路の製造方法

Info

Publication number: JPS632365A
Application number: JP14493486A
Authority: JP
Inventors: Koichiro Ishibashi; 孝一郎石橋; Osamu Minato; 湊　修; Toshiaki Masuhara; 増原　利明; Toru Kaga; 徹加賀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-23
Filing date: 1986-06-23
Publication date: 1988-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路の製造方法に係り、特に、高性
能で占有面積の小さなバイポーラトランジスタをＭＯＳ
ＦＥＴと同一チップ上に形成することができる半導体集
積回路の製造方法に関する。

〔従来の技術〕

従来から、ＭＯＳＦＥＴを集積して得られる半導体集積
回路においては、その集積度を向上させると共に低電力
化、高速化が求められている。例えば、ランダムアクセ
スメモリの場合を考えると、メモリセルアレー内はＮ型
ＭＯ３ＦＥＴを集積して構成し１周辺回路を０ＭＯ５に
よって構成しようとする試みが多くなされている。さら
に１周辺回路内に０ＭＯ３に加えてバイポーラトランジ
スタを集積し、それらを組み合わせて高速化しようとす
る試みがなされている。この場合におけるバイポーラト
ランジスタは、高性能で占有面積が小さく、シかもＭＯ
ＳＦＥＴの製造工程に近い工程で形成されることが要求
される。

高性能バイポーラトランジスタについては、エクステン
ディドアブストラクツォブザ１６スコンフアレンスオン
ソリツドステイトデバイスイズ　アンド　マテリアルズ
（ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ　　ｏｆ　　ｔ
ｈｅ　　１６ｔｈ　　Ｃｏｎｆｅｒｅ’ｎｃｅ　　ｏｎ
　　Ｓｏｌｉｄ５ｔａｔａ　Ｄｅｖｉｃｅｓ　ａｎｄ　
Ｍａｔｅｒｉａｌｇ）　　（１９８４年）第２０９〜２
１２頁において論じられる公知例があるが、この技術で
はバイポーラトランジスタを形成するのに複雑な製造工
程を必要とし、ＭＯＳＦＥＴを同一チップ上に集積する
場合については考慮されていない。

また、ＭＯＳＦＥＴと同一チップ上にバイポーラトラン
ジスタを形成する技術の例が、特開昭５７−１９２０６
４号に記載しであるが、この発明においては、ベースお
よびエミッタとなる不純物ドープ層をイオン注入法によ
り形成した後、該不純物ドープ層上に層間絶縁層を設け
る。その後、該絶縁層に設けたコンタクトホールを介し
てエミッタ、ベースの各電極を取り出していた。しかし
、この装置の場合、後述のように、ベースの寄生抵抗を
小さくしてバイポーラトランジスタの性能を高めること
、およびバイポーラトランジスタの占有面積を小さくす
るということについては考慮されていなかった。

〔発明が解決しようとする問題点〕゛上記後者の従来技術においては、ベースのコンタクトを
取るために層間絶縁膜にコンタクトホールを開ける。こ
の際、ベース電極を取るためのコンタクトホールは、エ
ミッタを形成する不純物ドープ層からマスク余裕をもっ
て開けなければならないので、該ベースのコンタクト部
からトランジスタとして作用するベースの活性領域まで
に距離がある。その結果、ベースの寄生抵抗が増大し。

最大発振周波数ｆ□８などのバイポーラトランジスタの
性能が劣化するという問題があった。また、エミッタ、
ベースそれぞれのコンタクト領域を必要とするので、占
有面積が大きくなり、素子の高集積化に支障をきたすと
いう問題があった。

本発明はこのような問題点を解決しようとするするもの
で、本発明の第１の目的は、高性能のバイポーラトラン
ジスタをＭＯＳＦＥＴとほぼ同様の製造工程によって形
成することにある。

また、本発明の第２の目的は、バイポーラトランジスタ
の占有面積を小さくり、、ＭＯＳＦＥＴと同程度の集積
度をバイポーラトランジスタにおいても達成することに
ある。

〔問題点を解決するための手段〕

上記第１および第２の目的を達成するために、本発明は
、バイポーラトランジスタのエミッタ電極およびＭＯＳ
ＦＥＴのゲートＷ１ｐｉを同一の導電層を用いて形成す
る工程と、上記エミッタ電極および該エミッタ電極の少
なくとも側壁に形成された絶縁膜をマスクとして不純物
のイオン注入または拡散を行ない、上記バイポーラトラ
ンジスタのベースのコンタクトを取るための高濃度不純
物ドープ層を形成する工程とを含むことを特徴とする。

〔作用〕

上記のような構成により、バイポーラトランジスタをＭ
ＯＳＦＥＴの製造方法とほぼ同じ製造工程を用いて製造
することができる。また、ベースのコンタクト層をエミ
ッタ電極および側壁絶縁膜をマスクとする不純物ドープ
により形成するので。

ベースコンタクト層とエミツタ層、すなわちベースの活
性領域までの距離を短かくすることができ、ベースコン
タクト層からベース活性領域との間に存在する寄生抵抗
を軽減して、バイポーラトランジスタの性能を向上させ
ることができる。また。

このエミッタ電極を形成する導電層を、配線として利用
できるので、バイポーラトランジスタの占有面積を減少
させることができる。

また、エミツタ層は、上記エミッタ電極を形成する導電
層にあらかじめドープした不純物を拡散して形成する。

さらに、上記ベースコンタクト層の半導体基板露出部分
上に、ベース電極の取り出し用の第２の導電層を形成す
ることもできる。このように、第２の導電層を形成する
ことにより、従来、ベースコンタクト層と電極引出し用
コンタクトホール間にマスク合わせ余裕を必要としたの
に比較して、著しくバイポーラトランジスタの占有面積
を小さくすることができる。また、第２の導電層にドー
プした不純物を拡散することにより、あるいは該第２の
導電層を形成する前にイオン注入により不純物をドープ
することによりベースコンタクト層を形成することもで
きる。

〔実施例〕

実施例　１第２図は、本発明の第１の実施例の製造方法によって形
成したバイポーラトランジスタの概略断面図である。図
において、１は第１導電型の不純物がドープされた半導
体基体またはウェルであり、本実施例ではバイポーラト
ランジスタのコレクタとなっている。２はベースとなる
第２導電型不純物ドープ層、３はエミッタとなる第１導
電型の高濃度不純物ドープ層である。７は同一チップ上
に形成されるＭＯＳＦＥＴのゲート電極（ここでは図示
せず。後で第１図（ａ）〜（ｄ）を用いて説明する。）
と同じ導電層を用いて作られたエミッタ電極であり、エ
ミツタ層３はゲート電極７を形成するための導電層にあ
らかじめドープされていた不純物を拡散して形成する。

ベースのコンタクトを取るための第２導電型の高濃度不
純物ドープ層４，５は、絶縁層８’、　８’および素子
分離絶縁層９．１０をマスクとして、イオン注入または
拡散により自己整合的に不純物がドープされて形成され
る。絶縁膜８は、このイオン注入または拡散により不純
物が導電層７にドープされるのを防ぐために形成される
が、防ぐ必要がない場合には形成しなくてもよい。

このような構成により、高濃度不純物ドープ層４からエ
ミツタ層３、すなわちベース２の活性領域までの距離を
短かくすることができるので、そこに存在するベースの
寄生抵抗を軽減して、最大発振周波数ｆ□８などのバイ
ポーラトランジスタの性能を向上させることができる。

また、エミッタ電極７からコンタクトを取らず、これを
そのまま配線として利用することにより、バイポーラ素
子の占有面積を減少させることができる。なお、図中６
はコレクタ１の電極を取り出すための第１導電型の高濃
度不純物ドープ層（コレクタコンタクト層）、１６はコ
レクタ電極であるが、この部分は電極７、絶縁層８およ
び不純物ドープ層３から成る構造と同じ構造としてもよ
い。また、本バイポーラトランジスタをコレクタ接地の
回路として使用する場合は、言うまでもなく、コレクタ
電極１６およびコレクタコンタクト用不純物ドープ層６
は必要ない。　次に、第２図に示したバイポーラトラン
ジスタをＭＯＳＦＥＴと同一チップ上に形成する本発明
の製造方法の第１の実施例を第１図（ａ）〜（ｄ）に示
す。本実施例では、理解を容易にするために、Ｎ型ＭＯ
８ＦＥＴとＮＰＮ型バイポーラトランジスタを同時に形
成する場合を示す。

まず、第１図（ａ）に示すように、Ｎ型半導体基体１に
Ｎ型ＭＯ８ＦＥＴを形成するためのＰ型ウェル１フを形
成する。次に、ゲート絶縁膜となるＳｉＯ□膜を形成し
た後、バイポーラトランジスタを形成する領域の該５１
０２膜を選択的にエツチングしてＭＯＳＦＥＴのゲート
絶縁膜１８を形成する。

次に、バイポーラトランジスタのベースとなるＰ型不純
物ドープ層２を形成する０本実施例では、この層２を形
成するためのイオン注入をＰ型ウェル１７のイオン注入
と別個に行なったが、Ｐウェル１７と同じイオン注入に
より不純物ドープ層２を形成してもよい。この後、素子
分離のための絶縁層９．１０．１１．１９を形成する。

次に、同図（ｂ）に示すように、同一の導電層を用いて
ＭＯＳＦＥＴのゲート電極２４とバイポーラトランジス
タのエミッタ電極２０．および絶縁膜２１、２５を形成
する。すなわち、まず、Ｓｉ系の導電層、例えば、多結
晶シリコン、シリサイド、あるいは多結晶シリコンおよ
びシリサイドの複合膜を基体上に堆積し、その後、該導
電層にＮ型の不純物ドープ層を形成するためのＮ型不純
物をドープする。ここで、後で半導体基体中にＰ型の不
純物ドープ層を形成するとき、該Ｐ型不純物が電極２０
．２４にドープされるのを防ぐ必要のある場合には、の
ちに電極２０．２４上の絶縁膜２１．２５となる絶縁膜
を堆積または該導電層の酸化により形成する。

この後、上記導電層および絶縁膜の２層膜のエツチング
を行なって、電極２０．２４および絶縁膜２１．２５を
形成する。なお、この工程の中で、工程によっては（上
記酸化によって絶縁膜を形成する場合など）Ｓｉ系の導
電層に含まれている上記Ｎ型不純物が、ベース領域とな
る不純物ドープ層２の表面に拡散し、薄いＮ型不純物ド
ープ層（図示せず。

）を形成することも考えられる。この不純物ドープ層は
電極２０の下の領域以外の領域では不必要な層であるが
、電極２０および絶縁膜２１の上記エツチングの際にこ
の不必要な領域は取り除かれる。その後、ＭＯＳＦＥＴ
のドレイン耐圧向上のための側壁絶縁膜（スペーサ）２
６．２７を電極２４および絶ａ［２５の側壁に形成する
が、バイポーラトランジスタのエミッタ電極２０および
絶縁膜２１の側面にも同様の側壁絶縁膜２２．２３を形
成する。このように。

バイポーラトランジスタのエミッタ電極とＭＯＳＦＥＴ
のベース電極は、ゲート絶縁膜１８を除いては同様の工
程で作られることになる。

次に、同図（ｃ）に示すように、バイポーラトランジス
タのエミッタとなるＮ型不純物ドープ層３を、電極２０
に含まれているＮ型不純物を拡散して形成する。次に、
ＭＯＳＦＥＴのソース、ドレインとなる高濃度Ｎ型不純
物ドープ層２８．２９を、Ｎ型半導体基体１（バイポー
ラトランジスタのコレクタ）のオーミック電極を取るた
めの高濃度Ｎ型不純物ドープ層（コレクタコンタクト層
）６と同時にイオン注入または拡散により素子分離絶縁
膜１０．１１．１９．ゲート電極２４、絶縁膜２５およ
び側壁絶縁膜２６．２７をマスクとして自己整合的に形
成する。次に、ベースのオーミックコンタクトを取るた
めの高濃度Ｐ型不純物ドープ領域４および５を、素子分
離絶縁膜９．１０、電極２０、絶縁膜２１および側壁絶
縁膜２２．２３をマスクとして自己整合的にイオン注入
または拡散により形成する。なお、ベースのコンタクト
を取るための不純物ドープ層４．５　（Ｐ型）と、コレ
クタのコンタクトを取るための不純物ドープＭ６および
ソース、ドレイン２８．２９（Ｎ型）とは感電型が異な
っているので、同時に形成することはできないが、ＮＭ
Ｏ８ＦＥＴとＰＭＯＳＦＥＴが集積される０ＭＯ８ＦＥ
Ｔにおいては、ＰＭＯＳＦＥＴのＰ型ソース、ドレイン
と同時に不純物ドープ層４および５を形成することがで
きる。なお、側壁絶縁膜２２．２３は、エミッタ領域３
と、ベースコンタクト領域４および５とを短かい距離で
分離する役目をする。これにより、ベースコンタクト領
域４．５から、エミッタ領域３、すなわちベース活性領
域までの距離が小さくなり、寄生抵抗が減少し、バイポ
ーラトランジスタを高性能化することができる。

次に、同図（ｄ）に示すように１層間絶縁膜３０．３１
．３２．３３．３４を形成し、これらの絶縁膜にコンタ
クトホールを形成した後、導電層３５．３６．３７．３
８を形成して各電極を取り出す。

本実施例により、第１図（ａ）〜（ｄ）に示すように１
本発明の第１の目的である高性能なバイポーラトランジ
スタをＭＯＳＦＥＴとほぼ同様な製造工程を用いて形成
可能なことが明らかとなったが、特に、０ＭＯＳＦＥＴ
を製造する際には、上述のように、ベースのコンタクト
を取るための特別のイオン注入工程を増やす必要はない
。また、０ＭＯ８ＦＥＴを製造する際には、ベースとな
る不純物ドープ層２を、ＮＭＯ３ＦＥＴを形成する領域
となるＰウェル１７と同じ層によって形成することもで
き、この場合には、ベース領域を形成するためのイオン
注入工程を増やさなくてもよい。

実施例　２第３図は、本発明の製造方法によって形成した第２の実
施例のバイポーラトランジスタの断面図である。

本実施例は、基本的な構成は第２図に示した第１の実施
例とほぼ同様なバイポーラトランジスタであり、第２図
と同一の符号は同一の部分を示す。

本実施例では、ベース電極を取り出すために、バイポー
ラトランジスタのエミッタ電極とＭＯＳＦＥＴのゲート
電極を形成する共通のく第１の）導電層とは別の、やは
り共通の（第２の）導電層（４２，４３，４４）を設け
た点に特徴がある。この導電層をエツチングして形成し
た電極４２．４３は、第２導電型の高濃度不純物ドープ
領域（ベースコンタクト層）４．５の半導体露出部分上
に直接接触して形成されている。したがって、第２図に
示した実施例のように、ベースコンタクト層４あるいは
５から直接コンタクトホールを介してベース電極を取り
出さなくてよく、導電層４２あるいは４３を介して取り
出せばよいので、従来、ベース層とべ−入電掻取り出し
用コンタクトホールとの間にマスク合わせ余裕を必要と
したのに比べ、コンタクトホールを形成するために必要
とする面積を減少することができ、ベース取り出しの自
由度を増すことができる。また、本実施例では、エミッ
タ電極７をコンタクトホールを介して電極４５により取
り出しているが、これを形成しない例が、第４図に示す
実施例である。

実施例　３すなわち、第４図は本発明の製造方法によって形成され
た第３の実施例のバイポーラトランジスタを示す断面図
であり、本実施例では、ベースコンタクト層４．５に直
接接触する導電層４２を設け。

その導電層４２からベース電極１５をコンタクトホール
を介して取り出している。このような構成によっても、
上記の第２の実施例と同様に、コンタクトホールを介し
てベース電極を取り出すため分面積を減少させ、バイポ
ーラトランジスタの面積を減少させることができる。な
お、第３図、第４図の実施例においては、高濃度不純′
物ドープ領域４．５を導電層４２もしくは４３に第２導
電型不純物を含ませ、そこから拡散によって、もしくは
該導電層を介してのイオン注入によって形成することも
できる。

第５図は、第４図に示した実施例の平面的なレイアウト
を示す平面図である０図において、第４図のコレクタコ
ンタクト層６および電極１５．１６は図示省略しである
。図で、５１はベース層（第４図の２）、５２は第４図
の素子分離絶縁層９および１０によって決められる素子
領域、５０は第４図の導電層４２の領域を示し、該導電
層５０およびコンタクトホール５５を介してベース電極
が取り出されている。

また、エミッタ電極５３（第４図の７）は、コンタクト
ホール５４を介して取り出され、他の素子との配線を行
なうことができる。本実施例においては、エミッタ電極
を取り出すためのコンタクトホール５４の領域を必要と
するために、面積は若干大きくなるものの、ベース電極
のコンタクトは素子の上にくるのでその分の面積を減ら
すことができる。

実施例　４第６図は、コンタクト部を設けず、エミッタ電極となる
導電層５３、およびベース電極となる導電層５０を配線
として使用した場合の実施例で、この場合は、コンタク
トの領域を設けないためバイポーラトランジスタの占有
面積を非常に小さくすることができる。

第５図、第６図の実施例では、ベース領域５１（第４図
の２）を素子分離絶縁層（９，１０）によって決定され
る領域５２よりも大きくしであるが。

ベース領域５１を領域５２（すなわち、素子分離絶縁１
１５９．１Ｇ）をマスクとするイオン注入、あるいは拡
散によって形成することもできる。

実施例　５また、エミッタ領域を一つのベースの領域内に複数個形
成する場合にも本発明が応用できることを示したのが第
７図の実施例である０本実施例では、導電層５３．５５
．５６はそれぞれ、一つのベース領域５１内に形成され
る複数のエミッタ領域（網線で示す。）のエミッタ電極
となる。この場合にも。

電極５３．５５．５６にドープした第１ｉＴ！！型の不
純物をベース領域５１中に拡散してエミッタ不純物ドー
プ領域を形成することができる。したがって、エミッタ
、ベースのコンタクトホールを設けるために必要な領域
を不要とし、小面積のバイポーラトランジスタを形成す
ることができる。

実施例　６第８図に本発明の第６の実施例を示す。本実施例におい
て、５７，５ｇは、バイポーラトランジスタと同一基板
上に集積されるＭＯＳＦＥＴのゲート絶縁膜（図示せず
。第１図（ｄ）の符号１８参照。）と同じ絶縁膜から形
成されている。この絶縁膜の一部を選択的にエツチング
し、該エツチング部分を覆うように導電層７を形成する
。第１導電型のエミツタ層３は、導電層７にドープした
不純物を拡散するか、または導電層７を形成する前にイ
オン注入して形成することができるが、この場合、絶縁
膜５７，５８が拡散またはイオン注入のマスクとして働
くので、これらの絶縁膜をエツチングした開口部のみか
ら不純物が拡散され、エミツタ層３が形成される。した
がって、本実施例では、エミツタ層３と、ベースコンタ
クト層４および５との間に若干距離があり、ベースの寄
生抵抗が増加するという短所はあるが、エミッタ電極７
をエツチング加工する際には、絶縁膜５７および５８が
エツチングのストッパとして働くため、オーバーエツチ
ングの心配がないという利点を有する。なお１本実施例
の場合には、ＭＯＳＦＥＴの高耐圧化のために設けられ
る側壁絶縁膜（図示せず。第１図（ｄ）の２６．２７参
照。）と同様に設ける側壁絶縁膜５９および６０はなく
ても１本実施例による絶縁膜５７および５８により不純
物ドープ領域３．４および５を分離して形成することが
できる。したがって。

側壁絶縁膜５９および６０は設けなくてもよい。

次に、第８図に示した実施例のバイポーラトランジスタ
をＭＯＳＦＥＴと同様の製造工程で形成する場合の製造
工程を第１０図（ａ）〜（ｄ）に示す１本図では説明を
簡単にするために、Ｎ型ＭＯ８ＦＥＴと、ＮＰＮ型バイ
ポーラトランジスタを同時に形成する場合を示す。なお
、第’１０図に示す製造工程においては、Ｓｉｏ２層５
７．５８があることを除いては、第１図（ａ）〜（ｄ）
の製造工程と同様にして形成される。

まず、第１０図（ａ）に示すように、Ｓｉｎ、層５７．
５８を、ＭＯＳＦＥＴ（７）ゲート絶縁膜となる５ｉｎ
２膜１８と同時に、すなわち同一の５ｉｎ２膜によって
形成し、その後、選択的に一部分をエツチングして、図
示のようにＰ型不純物ドープ層２の一部を露出させる。

次に、同図（ｂ）に示すように、第１図の（ｂ）と同様
に、バイポーラトランジスタのエミッタ電極２０とＭＯ
ＳＦＥＴ（７）ゲート電極２４、絶縁膜２１ト２５、お
よび側壁路＠ｆｇ２２．２３と２６．２７を同時に形・
成する。

次に、同図（ｃ）に示すように、エミッタ電極２０に含
まれているＮ型不純物を、ベースｙ／！Ｉ２に拡散して
、エミツタ層３を形成する。この不純物拡散の際、Ｓｉ
Ｏ□膜５７．５８は拡散に対するマスクとなるので、こ
れらの膜がないベース層２上の領域からのみ不純物が拡
散し、エミツタ層３が形成される。その後の工程は、第
１図゛（ｄ）に示す工程と同様である。このように、第
８図に示した構造のバイポーラトランジスタも、第２図
に示したバイポーラトランジスタと同様に、ＭＯＳＦＥ
Ｔの製造工程とほとんど向様な製作工程で形成すること
ができる。

実施例　７第９図に本発明の第７の実施例を示す。本実施例におけ
るエミツタ層３の形成方法は、第８図に示した実施例と
同様である。本実施例では、エミッタ電極７を形成した
後、第３図に示した実施例と同様に、Ｓｉ系の導電層（
多結晶Ｓｉまたはシリサイド、または両者の複合構造に
よる導電層）６１゜６２および６３を不純物ドープ層４
．５および６に直接接触するように形成したものである
。本実施例においては、第３図の実施例と同様に、ベー
スのコンタクトホールを形成するための領域を必要とし
ないため、パイボーラトランジシタの占有面積を小さく
できる効果がある。

実施例　８第８図に示したバイポーラトランジスタを、４つのＭＯ
ＳＦＥＴと２つの高抵抗負荷から成るスタティックラン
ダムアクセスメモリの周辺回路に入れた場合の実施例を
第１１図に示す。

図において、２４ｂはメモリセルの駆動ＭＯ３ＦＥＴの
ゲート電極、２４はメモリセルの転送ＭＯ３ＦＥＴのゲ
ート電極である。スタティックランダムアクセスメモリ
を製造する際には、転送ＭＯ８ＦＥＴのゲート電極２４
ｂと駆動ＭＯ８ＦＥＴのソースとなる拡散層２８とを接
続する必要がある。そのため、ゲート絶縁膜１８．１８
ｂとなる５ｉｎ２膜を形成した後、その膜を選択的にエ
ツチングして、Ｓｉ基体１の表面を露出させ、その後、
ゲート電極２４ｂを形成する０次に、ゲート電極２４ｂ
に含まれている不純物を半導体基体１に形成したＰ型ウ
ェル１７に拡散してＮ型の高濃度不純物ドープ層３ｂを
形成し、この層３ｂを介してゲート電極２４ｂと不純物
拡散層２８とを接続する。なお、Ｎ型不純物ドープ層３
ｂは、Ｓｉｏ、膜１８．１８ｂを選択的にエツチングし
た後、連続してイオン注入により不純物をドープして形
成することもできる。このＮ型不純物ドープ層３ｂを形
成する工程と同じ工程を用いることによって、バイポー
ラトランジスタのエミツタ層３を形成することができる
。すなわち、第８図に示したバイポーラトランジスタは
、ベースとなる不純物ドープ層２を形成する工程を除い
ては、スタティックランダムメモリのセルを形成する工
程と全く同じ工程で形成できる。

実施例　９第１２図はＮＭＯＳＦＥＴ、ＰＭＯ３ＦＥＴおよびＮＰ
Ｎバイポーラトランジスタを同一基板上に集積した場合
の実施例である。

図において、１０１はＮ型半導体基体、１０２，１０４
はＰ型ウェル、１０３はＮ型ウェル、１０９．１１０は
Ｐ型窩濃度不純物ドープ層（ベースコンタクト層）、１
１５はＮ型高濃度不純物ドープ層（エミツタ層）、１１
７はエミッタ電極、１１１．１１２はＰ型窩濃度不純物
ドープ層（ソース、ドレイン）　、１１３．１１４はＮ
型高濃度不純物ドープ層（ソース、ドレイン）。

１２１．１２６はゲート電極、１２４，１２９はゲート
絶縁膜、１１６、１１９．１２０．１２３，１２５．１
２８は側壁絶縁膜、１１８．１２２，１２７は絶縁膜で
ある。本実施例では。

ＮＰＮトランジスタのエミッタ電極１１７、ＰＭ○５Ｆ
ＥＴ（７１ゲート電極１２１．ＮＭＯＳＦＥＴ（７）ゲ
ート電極１２６が同じ導電層によって形成されている。

本実施例では、ＮＭＯＳＦＥＴを形成するためのＰ型ウ
ェル１０４とバイポーラトランジスタのＰ型ベース層１
０２を同じ不純物ドープによって形成するため、ゲート
絶縁膜のエツチング工程以外の工程は、ＭＯＳＦＥＴを
形成するための工程と全く同様にして形成することがで
きる。

実施例　１０第１３図は、ＮＭＯＳＦＥＴ、ＰＭＯ８ＦＥＴ、ＮＰＮ
バイポーラトランジスタ、およびＰＮＰバイポーラトラ
ンジスタを、同一基板上に集積した場合の第１１の実施
例を示す断面図である。図において、１３０は半導体基
体、１３１，１３３はＰ型ウェル。

１３２．１３４はＮ型ウェル、１３５はＮ型不純物ドー
プ層Ｊ（ベース層）　、　１３６はＰ型不純物ドープ層
（ベース層）　、　１３７，１３８．１３９．１’４０
および１４１は素子分離絶縁層、１４２，１４３，１４
６，１４７はＮ型高濃度不純物ドープ領域、１４４，１
４５，１４８，１４９はＰ壁高濃度不純物ドープ領域、
１５０はＰ型窩濃度不純物ドープ層（エミツタ層）　、
　１５１はＮ型高濃度不純物ドープ層（エミツタ層）　
、　１５２，１５５．１５６，１５９゜１６１、１６４
．１６６．１６９は側壁絶縁膜、１５３，１６７はエミ
ッタ電極、１５７．１６２はゲート電極、１５４．１５
８゜１６３．１６８は絶縁膜である。

本実施例では、ＰＮＰトランジスタのエミッタ電極１５
３．ＰＭＯ８ＦＥＴのゲート電極１５７、ＮＭＯＳＦＥ
Ｔのゲート電極１６２、ＮＰＮトランジスタのエミッタ
電極１６７が、同一の導電層によって形成されている。

バイポーラトランジスタのベース層は１３５および１３
６であり、本実施例では、それぞれＰ型ウェル１３１お
よびＮ型ウェル１３４内に別個に形成されている。また
、本実施例では、導電層１５３には、Ｐ型エミッタ層１
５０を形成するための不純物が含まれ、また導電層１６
７には、Ｎ型エミツタ層１５１を形成するための不純物
が含まれていなければならない、したがって、導電Ｊ！
ｉ！ｆ１５３および１６７に別々の不純物を含ませるこ
と、およびウェル内にベース層を形成することを必要と
するが、それ以外はＭＯＳＦＥＴの製造工程とほぼ同様
の工程で製造でき、４種類の素子を同一基板上に集積し
た場合の工程数を少なくすることができる。

実施例　１１第１４１ｉｉｉはＮＭＯＳＦＥＴ、ＰＭＯ８ＦＥＴ、お
よびＮＰＮバイポーラトランジスタをそれぞれ素子分離
してＰ型基板上に集積した場合の第１２の実施例の断面
図である。図において、１７０はＰ型半導体基体、１７
１，１７２はＮ型高濃度埋込み層、１７４はＰ型ウェル
、１７６．１７ｇはＮ型ウェル、１７５．１７７はＰ型
窩濃度不純物ドープ層、１７９，１８０．１８１゜１８
２．１８３は素子分離絶縁層、１８４，１８５はＮ型高
濃度不純物ドープ層、１８６，１８７はＰ型窩濃度不純
物ドープ層、１８８はＮ型高濃度不純物ドープ層、１８
９はＰ型不純物ドープ層（ベース層）　、　１９１はＮ
型高濃度不純物ドープ層（エミッタＭ）　、　１９０．
１９２はＰ壁高濃度不純物ドープＷＪ（ベースコンタク
トＪ＆）　、１９４．１９８はゲート電極、２ｏ５．２
０６はゲート絶縁膜、２０２はエミッタ電極、１９３．
１９６，１９７、２００、２０１．２０４は側壁絶縁膜
、１９５，１９９．２０３は絶縁膜である。

本実施例においては、ＮＭＯ３ＦＥＴのゲート電１ｉ１
９４、ＰＭＯＳＦＥＴのゲート電極１９８、ＮＰＮトラ
ンジスタのエミッタ電極２０２は、同一の導電層を用い
て形成されている０本実施例では、Ｐ型ベース層１８９
は、Ｐ型ウェル１７４を形成する工程とは別に形成して
いる。また、ＰＭＯ３ＦＥＴとＮＰＮバイポーラトラン
ジスタはＰ型基板１７０およびＰ型窩濃度不純物ドープ
層１７７によって分離が行なわれている。本実施例では
、Ｐ壁高濃度不純物ドープ層１７５．１７７およびＰ型
ベース層１８９を形成するための工程を追加するのみに
より、素子分離されたＮＰＮトランジスタを製造するこ
とができるという効果がある。

【発明の効果〕

以上説明したように１本発明によれば、ＭＯＳＦＥＴ（
ｉ’）製造プロセス、特に、ＣＭＯ３ＦＥＴ（７）製作
プロセスにわずかな修正を加えるだけで、ベースの寄生
抵抗を従来の製造方法の約３分の１程度に低減した高性
能なバイポーラトランジスタを容易に製造することがで
きる。

また、本発明においては、エミッタ、ベースそれぞれの
電極となる導電層をそのまま配線として使うことができ
るので、従来のバイポーラトランジスタよりも約２〜３
倍集積度を向上させることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の製造方法の第１の実施
例を示す製造工程断面図、第２図は本発明の第１の実施
例の製造方法により形成されたバイポーラトランジスタ
の断面図、第３図は本発明の第２の実施例のバイポーラ
トランジスタの断面図、第４図は本発明の第３の実施例
のバイポーラトランジスタの断面図、第５図は第４図に
示した実施例の平面図、第６図は本発明の第４の実施例
の平面図、第７図は本発明の第５の実施例の平面図、第
８図は本発明の第６の実施例の断面図、第９図は本発明
の第７の実施例の断面図、第１Ｏ図（ａ）〜（ｄ）は第
８図に示した実施例の製造工程断面図、第１１図は本発
明の第８の実施例の断面図、第１２図は本発明の第９の
実施例の断面図、第１３図は本発明の第１０の実施例の
断面図、第１４図は本発明の第１１の実施例の断面図で
ある。１・・・半導体基体２・・・ベース層３・・・エミツタ層４．５・・・ベースコンタクト層６・・・コレクタコンタクト層１７・・・Ｐ型ウェル１８・・・ゲート絶縁膜２０・・・エミッタ電極２１．２５・・・絶縁膜２４・・・ゲート電極

Claims

【特許請求の範囲】

１、ＭＯＳＦＥＴおよびバイポーラトランジスタを同一
基板上に形成する半導体集積回路の製造方法において、
上記バイポーラトランジスタのエミッタ電極および上記
ＭＯＳＦＥＴのゲート電極を同一の導電層を用いて形成
する工程と、上記エミッタ電極および該エミッタ電極の
少なくとも側壁に形成された絶縁膜をマスクとして不純
物のイオン注入または拡散を行ない、上記バイポーラト
ランジスタのベースのコンタクト層を形成する工程とを
含むことを特徴とする半導体集積回路の製造方法。