JPH0834215B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0834215B2 JPH0834215B2 JP12332586A JP12332586A JPH0834215B2 JP H0834215 B2 JPH0834215 B2 JP H0834215B2 JP 12332586 A JP12332586 A JP 12332586A JP 12332586 A JP12332586 A JP 12332586A JP H0834215 B2 JPH0834215 B2 JP H0834215B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に係り、特に微細で高速
動作に適した構造に関する。
動作に適した構造に関する。
従来の半導体装置の一例が特開昭58−73156号に記載
されている。ここに開示されているバイポーラトランジ
スタは、第2図に示すような断面構造をしている。すな
わち、ベース領域4の電極を絶縁膜7,8,9にはさまれた
多結晶半導体層6により取り出している。このトランジ
スタの構造は外部ベース領域がないので寄生容量が小さ
いため高速で、また活性領域を1度のホト工程で決定で
きるため素子面積が小さくなる利点を有する。
されている。ここに開示されているバイポーラトランジ
スタは、第2図に示すような断面構造をしている。すな
わち、ベース領域4の電極を絶縁膜7,8,9にはさまれた
多結晶半導体層6により取り出している。このトランジ
スタの構造は外部ベース領域がないので寄生容量が小さ
いため高速で、また活性領域を1度のホト工程で決定で
きるため素子面積が小さくなる利点を有する。
しかしながら、上記従来技術は予めp型不純物をドー
プした多結晶半導体層6が凸型半導体側面に接してお
り、n型エピタキシカル層3の側面からp+型領域14が
等方的に拡散され、n+型埋込層2に接近するため、ベ
ースとコレクタ間の耐圧が低下し、またその接合容量が
大きくなり高速化を妨げる構造となつていた。本問題点
は、n型エピタキシヤル層3の薄膜化により一層顕著に
なる。
プした多結晶半導体層6が凸型半導体側面に接してお
り、n型エピタキシカル層3の側面からp+型領域14が
等方的に拡散され、n+型埋込層2に接近するため、ベ
ースとコレクタ間の耐圧が低下し、またその接合容量が
大きくなり高速化を妨げる構造となつていた。本問題点
は、n型エピタキシヤル層3の薄膜化により一層顕著に
なる。
本発明の目的は、従来の半導体装置の上述の問題点を
改善し、高速で、耐圧が高く、素子の縦方向寸法を小さ
くし得るバイポーラ・トランジスタ等の半導体装置を提
供することにある。
改善し、高速で、耐圧が高く、素子の縦方向寸法を小さ
くし得るバイポーラ・トランジスタ等の半導体装置を提
供することにある。
そこで本発明では上記目的を達成するために、第1導
電型の半導体基板と、該基板の表面領域に設けられた前
記第1導電型と反対導電型の第2導電型の第3領域と、
前記基板表面上に設けられ、前記第3領域上に開口部を
有する第1の絶縁膜と、該開口部上に設けられた第1の
単結晶半導体層の第1領域と、該第1領域側面に設けら
れた第2の絶縁膜と、前記第1絶縁膜上に設けられ、か
つ第2絶縁膜に隣接して設けられ、かつ第1領域表面上
に第2絶縁膜の内側の一定の領域のみで接する第2の単
結晶もしくは多結晶半導体層と、該第2の単結晶もしく
は多結晶半導体層に隣接して設けられた絶縁体層と、該
第1領域内に設けられた第1導電型の第5領域と該第5
領域内に設けられた第2導電型の第6領域と、前記第2
の単結晶もしくは多結晶半導体内に設けられた第1導電
型の第2領域とを有することを特徴とする。
電型の半導体基板と、該基板の表面領域に設けられた前
記第1導電型と反対導電型の第2導電型の第3領域と、
前記基板表面上に設けられ、前記第3領域上に開口部を
有する第1の絶縁膜と、該開口部上に設けられた第1の
単結晶半導体層の第1領域と、該第1領域側面に設けら
れた第2の絶縁膜と、前記第1絶縁膜上に設けられ、か
つ第2絶縁膜に隣接して設けられ、かつ第1領域表面上
に第2絶縁膜の内側の一定の領域のみで接する第2の単
結晶もしくは多結晶半導体層と、該第2の単結晶もしく
は多結晶半導体層に隣接して設けられた絶縁体層と、該
第1領域内に設けられた第1導電型の第5領域と該第5
領域内に設けられた第2導電型の第6領域と、前記第2
の単結晶もしくは多結晶半導体内に設けられた第1導電
型の第2領域とを有することを特徴とする。
換言すれば、凸型単結晶半導体層側面部には絶縁膜が
あるため第1導電型領域がなく、凸型単結晶半導体層表
面の周辺部のみに単結晶もしくは多結晶半導体層と電気
的に接続する第1導電型領域を設ける構造をとる。
あるため第1導電型領域がなく、凸型単結晶半導体層表
面の周辺部のみに単結晶もしくは多結晶半導体層と電気
的に接続する第1導電型領域を設ける構造をとる。
本構造により、単結晶もしくは多結晶半導体層と接続
した第1導電型領域と高濃度の第2導電型埋込層(第3
領域)の間隔を広くとることが可能となり、バイポーラ
・トランジスタのベースとコレクタ間の容量を低減でき
高速化できる。また、その耐圧も向上できる。また、本
発明は活性領域,分離領域が1度のホト工程で決定でき
るため素子の高集積化にも有効である。
した第1導電型領域と高濃度の第2導電型埋込層(第3
領域)の間隔を広くとることが可能となり、バイポーラ
・トランジスタのベースとコレクタ間の容量を低減でき
高速化できる。また、その耐圧も向上できる。また、本
発明は活性領域,分離領域が1度のホト工程で決定でき
るため素子の高集積化にも有効である。
以下に、本発明の実施例を参照して詳細に説明する。
実施例1 第1図に本発明の半導体装置の第1の実施例の断面構
造を示す。
造を示す。
本実施例はバイポーラ・トランジスタの例を示し、凸
型単結晶半導体層3の側面部には絶縁膜77を設け、多結
晶半導体6は凸型単結晶半導体層3の表面の周辺部のみ
で接続する構造である。それ故、予め不純物をドープし
た多結晶半導体層6から拡散されるp+型領域14は表面
近傍にのみ形成でき、n+型埋込層2に接近しないため
寄生容量の低減が可能となり高速性が得られる。また耐
圧向上も可能である。またp+型領域14の側面は絶縁膜
77に接するため接合は底面部のみにしかなく容量低減が
図られている。さらに本構造は凸型単結晶半導体層3を
決める1度のホト工程により活性領域おその内部の拡散
層4,5,14や電極12等が決定され、素子面積低減にも有効
である。
型単結晶半導体層3の側面部には絶縁膜77を設け、多結
晶半導体6は凸型単結晶半導体層3の表面の周辺部のみ
で接続する構造である。それ故、予め不純物をドープし
た多結晶半導体層6から拡散されるp+型領域14は表面
近傍にのみ形成でき、n+型埋込層2に接近しないため
寄生容量の低減が可能となり高速性が得られる。また耐
圧向上も可能である。またp+型領域14の側面は絶縁膜
77に接するため接合は底面部のみにしかなく容量低減が
図られている。さらに本構造は凸型単結晶半導体層3を
決める1度のホト工程により活性領域おその内部の拡散
層4,5,14や電極12等が決定され、素子面積低減にも有効
である。
第3図(a)〜(e)は、第1図に示した第1の実施
例のバイポーラ・トランジスタの製造工程を示す断面図
である。以下製造工程を図番にしたがつて説明する。
例のバイポーラ・トランジスタの製造工程を示す断面図
である。以下製造工程を図番にしたがつて説明する。
第3図(a):p型Si基板1上にn+型埋込拡散層2を形
成し、厚さ1μm,比抵抗1Ω・cm程度のn型Siエピタキ
シヤル層3を成長させ、全面にシリコン酸化膜101、シ
リコン酸化膜以外の絶縁膜、例えばシリコン窒化膜(Si
3N4)102、およびシリコン酸化膜103を堆積し、パター
ンニングしてトランジスタの活性部分Aおよびコレクタ
電極取り出し部分Bのみ3層101,102および103を残す。
成し、厚さ1μm,比抵抗1Ω・cm程度のn型Siエピタキ
シヤル層3を成長させ、全面にシリコン酸化膜101、シ
リコン酸化膜以外の絶縁膜、例えばシリコン窒化膜(Si
3N4)102、およびシリコン酸化膜103を堆積し、パター
ンニングしてトランジスタの活性部分Aおよびコレクタ
電極取り出し部分Bのみ3層101,102および103を残す。
第3図(b):3層絶縁膜101,102および103をマスクとし
てシリコン・エピタキシヤル層を深さ0.5μm程度エツ
チングして、活性部分およびコレクタ電極取り出し部分
が凸型になるようにする。その後、熱酸化してシリコン
酸化膜77を形成した後、シリコン窒化膜(Si3N4)を全
面に堆積し、選択エツチングにより、凸型シリコン層の
側面にのみシリコン窒化膜104を残す。ここで、酸化膜7
7は酸化膜101に比べて2〜3倍程度厚く形成する。
てシリコン・エピタキシヤル層を深さ0.5μm程度エツ
チングして、活性部分およびコレクタ電極取り出し部分
が凸型になるようにする。その後、熱酸化してシリコン
酸化膜77を形成した後、シリコン窒化膜(Si3N4)を全
面に堆積し、選択エツチングにより、凸型シリコン層の
側面にのみシリコン窒化膜104を残す。ここで、酸化膜7
7は酸化膜101に比べて2〜3倍程度厚く形成する。
第3図(c):熱酸化して、酸化膜7を形成する。その
後シリコン窒化膜104を除去する。この際、シリコン窒
化膜102をサイドエツチして凸型シリコン層の表面端部
よりシリコン窒化膜102が内側に入るようにする。次い
で酸化膜101に相当する厚さ分だけ酸化膜エツチングを
行い、凸型シリコン層の表面端部のみにシリコンの開口
部200を形成する。ここではコレクタ電極取り出し部分
にはマスクを用いて酸化膜101を残しているが、特にエ
ツチングのためにパターンニングを行わなくても良い。
後シリコン窒化膜104を除去する。この際、シリコン窒
化膜102をサイドエツチして凸型シリコン層の表面端部
よりシリコン窒化膜102が内側に入るようにする。次い
で酸化膜101に相当する厚さ分だけ酸化膜エツチングを
行い、凸型シリコン層の表面端部のみにシリコンの開口
部200を形成する。ここではコレクタ電極取り出し部分
にはマスクを用いて酸化膜101を残しているが、特にエ
ツチングのためにパターンニングを行わなくても良い。
第3図(d):全面に多結晶シリコン層を形成し、パタ
ーニングして、エピタキシヤル層の凸部の端面200のみ
多結晶シリコン層50と接するようにする。
ーニングして、エピタキシヤル層の凸部の端面200のみ
多結晶シリコン層50と接するようにする。
第3図(e):全面にシリコン酸化膜100、シリコン窒
化膜111を形成し、パターニングする。次に、このパタ
ーニングした2層絶縁膜110,111をマスクとして熱酸化
により多結晶シリコンの一部を酸化膜8にする。その
後、コレクタ電極取り出し半導体層38にn+型高濃度不
純物を添加する。
化膜111を形成し、パターニングする。次に、このパタ
ーニングした2層絶縁膜110,111をマスクとして熱酸化
により多結晶シリコンの一部を酸化膜8にする。その
後、コレクタ電極取り出し半導体層38にn+型高濃度不
純物を添加する。
その後、シリコン酸化膜110,シリコン窒化膜111を除
去し、多結晶シリコン層50にp型不純物を拡散し、p型
の拡散層14を形成し、次いで熱酸化を行い、酸化膜9を
形成する。次に通常の方法によりトランジスタのベース
領域4、エミツタ領域5を形成し、酸化膜にコンタクト
穴を開け、電極11,12,13を蒸着することにより、第1図
に示した素子が形成できる。
去し、多結晶シリコン層50にp型不純物を拡散し、p型
の拡散層14を形成し、次いで熱酸化を行い、酸化膜9を
形成する。次に通常の方法によりトランジスタのベース
領域4、エミツタ領域5を形成し、酸化膜にコンタクト
穴を開け、電極11,12,13を蒸着することにより、第1図
に示した素子が形成できる。
以上が本発明の第1の実施例とその製造方法である
が、かかる製法によれば、1度のホト工程により素子の
分離領域からエミツタ電極形成まで全てセルフアライン
化できる。また外部ベース領域の幅はシリコン窒化膜の
サイドエツチ量により決定され0.2μm以下の微小な領
域とすることができる。
が、かかる製法によれば、1度のホト工程により素子の
分離領域からエミツタ電極形成まで全てセルフアライン
化できる。また外部ベース領域の幅はシリコン窒化膜の
サイドエツチ量により決定され0.2μm以下の微小な領
域とすることができる。
以上が本発明の主要な部分であるが、本発明の構造を
製作する他の方法を第4図(a)〜(c)に示す。
製作する他の方法を第4図(a)〜(c)に示す。
第4図(a):第3図(a)に至る同様の工程によりト
ランジスタの活性部分Aおよびコレクタ電極取り出し部
分Bのみ3層膜301,302,303を形成し、熱酸化してシリ
コン酸化膜304を形成する。ここで、酸化膜304の厚さは
酸化膜301の1/2〜1/3にする。
ランジスタの活性部分Aおよびコレクタ電極取り出し部
分Bのみ3層膜301,302,303を形成し、熱酸化してシリ
コン酸化膜304を形成する。ここで、酸化膜304の厚さは
酸化膜301の1/2〜1/3にする。
第4図(b):シリコン窒化膜を全面に堆積し、選択エ
ツチングにより3層膜301,302および303の側面にのみシ
リコン窒化膜310を残す。3層膜301,302および303周辺
のシリコン窒化膜310下部のみに酸化膜304を残すように
酸化膜304をエツチング除去する。3層膜301,302,303お
よびシリコン窒化膜310をマスクとしてシリコン・エピ
タキシヤル層を深さ0.5μm程度エツチングして、活性
部分およびコレクタ電極取り出し部分が凸型になるよう
にする。その後、熱酸化してシリコン酸化膜305を形成
した後、シリコン窒化膜を全面に堆積し、選択エツチン
グにより凸型シリコン層の側面にのみシリコ窒化膜311
を残す。ここで、酸化膜305は酸化膜301と同等の厚さで
あり、酸化膜304に比べて2〜3倍程度厚く形成する。
ツチングにより3層膜301,302および303の側面にのみシ
リコン窒化膜310を残す。3層膜301,302および303周辺
のシリコン窒化膜310下部のみに酸化膜304を残すように
酸化膜304をエツチング除去する。3層膜301,302,303お
よびシリコン窒化膜310をマスクとしてシリコン・エピ
タキシヤル層を深さ0.5μm程度エツチングして、活性
部分およびコレクタ電極取り出し部分が凸型になるよう
にする。その後、熱酸化してシリコン酸化膜305を形成
した後、シリコン窒化膜を全面に堆積し、選択エツチン
グにより凸型シリコン層の側面にのみシリコ窒化膜311
を残す。ここで、酸化膜305は酸化膜301と同等の厚さで
あり、酸化膜304に比べて2〜3倍程度厚く形成する。
第4図(c):熱酸化して、酸化膜307を形成し、シリ
コン窒化膜310,311を除去する。その後、酸化膜304に相
当する厚さ分だけ酸化膜エツチングを行い、凸型シリコ
ン層の表面端部のみにシリコンの開口部200を形成す
る。
コン窒化膜310,311を除去する。その後、酸化膜304に相
当する厚さ分だけ酸化膜エツチングを行い、凸型シリコ
ン層の表面端部のみにシリコンの開口部200を形成す
る。
本製法を用いれば、開口部200の幅がシリコン窒化膜3
10の厚さで決定されるため高精度に制御できる。
10の厚さで決定されるため高精度に制御できる。
第4図(c)の後は、第3図(d)(e)に示したと
同様の工程で第1図に示した素子が形成できる。
同様の工程で第1図に示した素子が形成できる。
実施例2 第5図は、本発明を横形バイポーラトランジスタに用
いた場合の断面構造を示しており、エミツタ,コレクタ
領域14の電極を絶縁膜77,7,8および9にはさまれた他結
晶半導体層6によつてそれぞれ取り出し、多結晶半導体
層6の単結晶シリコンに接続する部分は凸型シリコン表
面の端部である。これによつてエミツタとコレクタの接
合容量は低減でき、単結晶半導体層も薄くすることが可
能で高速で微細なトランジスタができる。なお、本図で
はベース電極33をn+型埋込層2を経路して取り出して
いるが、第1図の如く凸型シリコン層表面部にn型拡散
層5を形成してベース電極としても良い。これによつn
+埋込層は凸型シリコン層下部のみで良くn+埋込量と
基板との接合容量が低減でき、トランジスタも微細にで
きる。
いた場合の断面構造を示しており、エミツタ,コレクタ
領域14の電極を絶縁膜77,7,8および9にはさまれた他結
晶半導体層6によつてそれぞれ取り出し、多結晶半導体
層6の単結晶シリコンに接続する部分は凸型シリコン表
面の端部である。これによつてエミツタとコレクタの接
合容量は低減でき、単結晶半導体層も薄くすることが可
能で高速で微細なトランジスタができる。なお、本図で
はベース電極33をn+型埋込層2を経路して取り出して
いるが、第1図の如く凸型シリコン層表面部にn型拡散
層5を形成してベース電極としても良い。これによつn
+埋込層は凸型シリコン層下部のみで良くn+埋込量と
基板との接合容量が低減でき、トランジスタも微細にで
きる。
実施例3 第6図は、本発明をMOSに用いた場合の断面構造に示
しており、ソース・ドレイン領域14を微小な幅でしかも
自己整合で実現できる。なお、本図ではn型Si基板1000
上にn型エピタキシヤル層3を設けているが、n型エピ
タキシヤル層3は特に必要なくn型Si基板1000のみでも
形成できる。
しており、ソース・ドレイン領域14を微小な幅でしかも
自己整合で実現できる。なお、本図ではn型Si基板1000
上にn型エピタキシヤル層3を設けているが、n型エピ
タキシヤル層3は特に必要なくn型Si基板1000のみでも
形成できる。
また、第1図の如くn+型埋込層2をp型Si基板1上
に設けた構造としても良い。
に設けた構造としても良い。
実施例4 第7図は、多結晶シリコン層の上に、金属ないしは金
属化合物(WSi2等)を形成し、配線抵抗を減少させるこ
とにより、高速,低消費電力のトランジスタを形成して
いる。
属化合物(WSi2等)を形成し、配線抵抗を減少させるこ
とにより、高速,低消費電力のトランジスタを形成して
いる。
実施例5 第8図は本発明による装置構造において、エミツタ上
に多結晶シリコン層70を設け、電極12中の金属原子のベ
ース領域4への侵入を防止することにより、エミツタ領
域5を浅く(0.1〜0.2μm)することができる。高速,
微細なトランジスタが可能となる。
に多結晶シリコン層70を設け、電極12中の金属原子のベ
ース領域4への侵入を防止することにより、エミツタ領
域5を浅く(0.1〜0.2μm)することができる。高速,
微細なトランジスタが可能となる。
以上の各実施例1〜5において、その任意のいくつ
か、あるいはすべての組合せを用いることができる。ま
た、半導体としてGaAs等の他の半導体を用いても本発明
の装置を実現できる。また、各実施例でのp型,n型の導
電型を逆に用いることができるのは勿論である。
か、あるいはすべての組合せを用いることができる。ま
た、半導体としてGaAs等の他の半導体を用いても本発明
の装置を実現できる。また、各実施例でのp型,n型の導
電型を逆に用いることができるのは勿論である。
本発明によれば、高速動作,高集積,高耐圧のトラン
ジスタおよび集積回路を提供することができる。
ジスタおよび集積回路を提供することができる。
第1図は本発明の半導体装置の一実施例であるバイポー
ラトランジスタの構造を示す断面図、第2図は従来のバ
イポーラトランジスタの構造を示す断面図、第3図
(a)〜(e)および第4図(a)〜(c)は本発明に
よるバイポーラトランジスタの製造工程を示す断面図、
第5図,第6図,第7図,第8図は本発明の半導体装置
の別の実施例を示す断面図である。 1……p型Si基板、2……n+型埋込層、3……n型Si
エピタキシヤル層、4,14……p型拡散層、5,10,33……
n型拡散層、6,50,70……多結晶Si層、7,8,9,30,40,77,
101,103,110,301,303,304,305,307……酸化膜、11,12,1
3,31,22,33,41,42,43,51,52,53……電極、60……金属な
いしは金属化合物、102,104,111,302,310,311……シリ
コン窒化膜、200……開口部、1000……n型Si基板。
ラトランジスタの構造を示す断面図、第2図は従来のバ
イポーラトランジスタの構造を示す断面図、第3図
(a)〜(e)および第4図(a)〜(c)は本発明に
よるバイポーラトランジスタの製造工程を示す断面図、
第5図,第6図,第7図,第8図は本発明の半導体装置
の別の実施例を示す断面図である。 1……p型Si基板、2……n+型埋込層、3……n型Si
エピタキシヤル層、4,14……p型拡散層、5,10,33……
n型拡散層、6,50,70……多結晶Si層、7,8,9,30,40,77,
101,103,110,301,303,304,305,307……酸化膜、11,12,1
3,31,22,33,41,42,43,51,52,53……電極、60……金属な
いしは金属化合物、102,104,111,302,310,311……シリ
コン窒化膜、200……開口部、1000……n型Si基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 H01L 29/20 29/78 9055−4M 652 L (72)発明者 堀内 勝忠 東京都国分寺市東恋ヶ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 林田 哲哉 東京都国分寺市東恋ヶ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (13)
- 【請求項1】半導体基板と、該基板表面上に設けられた
開口部を有する第1の絶縁膜と、その開口部上に設けら
れた第1の単結晶半導体層の第1領域と、その第1領域
の側面に設けられた第2の絶縁膜と、前記第1絶縁膜上
に設けられ、かつ第2絶縁膜に隣接して設けられ、かつ
第1領域表面上に第2絶縁膜の内側の一定の領域のみで
接する第2の単結晶もしくは多結晶半導体層と、該第2
の単結晶もしくは多結晶半導体層に隣接して設けられた
絶縁体層を有することを特徴とする半導体装置。 - 【請求項2】上記半導体基板および第1の単結晶半導体
層が第1導電型とし、上記第2の単結晶もしくは多結晶
半導体層内に設けられた前記第1導電型と反対導電型の
第2導電型の第2領域を設けたことを特徴とする特許請
求の範囲第1項記載の半導体装置。 - 【請求項3】上記半導体基板を第1導電型とし、前記基
板表面上に設けられた前記第1導電型と反対導電型の第
2導電型の第3領域を有し、上記第1の絶縁膜開口部が
前記第3領域上に位置し、第1の単結晶半導体層が第2
導電型であることを特徴とする特許請求の範囲第1項記
載の半導体装置。 - 【請求項4】上記第2の単結晶もしくは多結晶半導体層
内に設けられた上記第1導電型の第2領域を有すること
を特徴とする特許請求の範囲第3項記載の半導体装置。 - 【請求項5】上記第2領域をソース,ドレイン領域と
し、上記第1の単結晶半導体層表面に設けられた絶縁膜
と、該絶縁膜上に設けられた電極を有し、その電極をゲ
ート領域とし、MOSトランジスタを構成してなることを
特徴とする特許請求の範囲第2,第4項記載の半導体装
置。 - 【請求項6】上記第2領域をコレクタ,エミツタ領域と
し、上記半導体基板をベース領域とし、バイポーラトラ
ンジスタを構成してなることを特徴とする特許請求の範
囲第2項記載の半導体装置。 - 【請求項7】上記第2領域をコレクタ,エミツタ領域と
し、上記第3領域をベース領域とし、バイポーラトラン
ジスタを構成してなることを特徴とする特許請求の範囲
第4項の半導体装置。 - 【請求項8】上記第1領域内の該表面部に設けられた上
記第2導電型の第4領域を有し、上記第2領域をコレク
タ,エミツタ領域とし、前記第4領域により上記第1領
域ベース領域が取り出されて、バイポーラトランジスタ
を構成してなることを特徴とする特許請求の範囲第4項
記載の半導体装置。 - 【請求項9】上記第1領域内に設けられた第1導電型の
第5領域と、該第5領域内に設けられた第2導電型の第
6領域を有することを特徴とする特許請求の範囲第4項
記載の半導体装置。 - 【請求項10】上記第3領域をコレクタ領域とし、上記
第2領域を外部ベース領域とし、上記第5領域を内部ベ
ース領域とし、上記第6領域をエミツタ領域とし、バイ
ポーラトランジスタを構成してなることを特徴とする特
許請求の範囲第9項記載の半導体装置。 - 【請求項11】上記第1絶縁膜は、上記第3領域上の他
の部位に第2の開口を有し、該開口部上に第2導電型の
第3の単結晶半導体層が設けられており、該第2導電型
の単結晶半導体層により、ベース領域を取り出した特許
請求の範囲第7項記載の半導体装置。 - 【請求項12】上記第3領域をエミツタ領域とし、上記
第2領域を外部ベース領域とし、上記第5領域を内部ベ
ース領域とし、上記第6領域をコレクタ領域とし、バイ
ポーラトランジスタを構成してなることを特徴とする特
許請求の範囲第9項記載の半導体装置。 - 【請求項13】上記第2の単結晶もしくは多結晶半導体
層表面に金属ないしは金属化合物を設けたことを特徴と
する特許請求の範囲第5,6,7,8,10,11,12項記載の半導体
装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12332586A JPH0834215B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
US06/937,610 US4887145A (en) | 1985-12-04 | 1986-12-03 | Semiconductor device in which electrodes are formed in a self-aligned manner |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12332586A JPH0834215B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62281469A JPS62281469A (ja) | 1987-12-07 |
JPH0834215B2 true JPH0834215B2 (ja) | 1996-03-29 |
Family
ID=14857762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12332586A Expired - Fee Related JPH0834215B2 (ja) | 1985-12-04 | 1986-05-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0834215B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8800157A (nl) * | 1988-01-25 | 1989-08-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
-
1986
- 1986-05-30 JP JP12332586A patent/JPH0834215B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS62281469A (ja) | 1987-12-07 |
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