JPH0834215B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0834215B2 JPH0834215B2 JP12332586A JP12332586A JPH0834215B2 JP H0834215 B2 JPH0834215 B2 JP H0834215B2 JP 12332586 A JP12332586 A JP 12332586A JP 12332586 A JP12332586 A JP 12332586A JP H0834215 B2 JPH0834215 B2 JP H0834215B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- conductivity type
- single crystal
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に係り、特に微細で高速
動作に適した構造に関する。
動作に適した構造に関する。
従来の半導体装置の一例が特開昭58−73156号に記載
されている。ここに開示されているバイポーラトランジ
スタは、第２図に示すような断面構造をしている。すな
わち、ベース領域４の電極を絶縁膜7,8,9にはさまれた
多結晶半導体層６により取り出している。このトランジ
スタの構造は外部ベース領域がないので寄生容量が小さ
いため高速で、また活性領域を１度のホト工程で決定で
きるため素子面積が小さくなる利点を有する。
されている。ここに開示されているバイポーラトランジ
スタは、第２図に示すような断面構造をしている。すな
わち、ベース領域４の電極を絶縁膜7,8,9にはさまれた
多結晶半導体層６により取り出している。このトランジ
スタの構造は外部ベース領域がないので寄生容量が小さ
いため高速で、また活性領域を１度のホト工程で決定で
きるため素子面積が小さくなる利点を有する。
しかしながら、上記従来技術は予めｐ型不純物をドー
プした多結晶半導体層６が凸型半導体側面に接してお
り、ｎ型エピタキシカル層３の側面からｐ＋型領域14が
等方的に拡散され、ｎ＋型埋込層２に接近するため、ベ
ースとコレクタ間の耐圧が低下し、またその接合容量が
大きくなり高速化を妨げる構造となつていた。本問題点
は、ｎ型エピタキシヤル層３の薄膜化により一層顕著に
なる。
プした多結晶半導体層６が凸型半導体側面に接してお
り、ｎ型エピタキシカル層３の側面からｐ＋型領域14が
等方的に拡散され、ｎ＋型埋込層２に接近するため、ベ
ースとコレクタ間の耐圧が低下し、またその接合容量が
大きくなり高速化を妨げる構造となつていた。本問題点
は、ｎ型エピタキシヤル層３の薄膜化により一層顕著に
なる。
本発明の目的は、従来の半導体装置の上述の問題点を
改善し、高速で、耐圧が高く、素子の縦方向寸法を小さ
くし得るバイポーラ・トランジスタ等の半導体装置を提
供することにある。
改善し、高速で、耐圧が高く、素子の縦方向寸法を小さ
くし得るバイポーラ・トランジスタ等の半導体装置を提
供することにある。
そこで本発明では上記目的を達成するために、第１導
電型の半導体基板と、該基板の表面領域に設けられた前
記第１導電型と反対導電型の第２導電型の第３領域と、
前記基板表面上に設けられ、前記第３領域上に開口部を
有する第１の絶縁膜と、該開口部上に設けられた第１の
単結晶半導体層の第１領域と、該第１領域側面に設けら
れた第２の絶縁膜と、前記第１絶縁膜上に設けられ、か
つ第２絶縁膜に隣接して設けられ、かつ第１領域表面上
に第２絶縁膜の内側の一定の領域のみで接する第２の単
結晶もしくは多結晶半導体層と、該第２の単結晶もしく
は多結晶半導体層に隣接して設けられた絶縁体層と、該
第１領域内に設けられた第１導電型の第５領域と該第５
領域内に設けられた第２導電型の第６領域と、前記第２
の単結晶もしくは多結晶半導体内に設けられた第１導電
型の第２領域とを有することを特徴とする。
電型の半導体基板と、該基板の表面領域に設けられた前
記第１導電型と反対導電型の第２導電型の第３領域と、
前記基板表面上に設けられ、前記第３領域上に開口部を
有する第１の絶縁膜と、該開口部上に設けられた第１の
単結晶半導体層の第１領域と、該第１領域側面に設けら
れた第２の絶縁膜と、前記第１絶縁膜上に設けられ、か
つ第２絶縁膜に隣接して設けられ、かつ第１領域表面上
に第２絶縁膜の内側の一定の領域のみで接する第２の単
結晶もしくは多結晶半導体層と、該第２の単結晶もしく
は多結晶半導体層に隣接して設けられた絶縁体層と、該
第１領域内に設けられた第１導電型の第５領域と該第５
領域内に設けられた第２導電型の第６領域と、前記第２
の単結晶もしくは多結晶半導体内に設けられた第１導電
型の第２領域とを有することを特徴とする。
換言すれば、凸型単結晶半導体層側面部には絶縁膜が
あるため第１導電型領域がなく、凸型単結晶半導体層表
面の周辺部のみに単結晶もしくは多結晶半導体層と電気
的に接続する第１導電型領域を設ける構造をとる。
あるため第１導電型領域がなく、凸型単結晶半導体層表
面の周辺部のみに単結晶もしくは多結晶半導体層と電気
的に接続する第１導電型領域を設ける構造をとる。
本構造により、単結晶もしくは多結晶半導体層と接続
した第１導電型領域と高濃度の第２導電型埋込層（第３
領域）の間隔を広くとることが可能となり、バイポーラ
・トランジスタのベースとコレクタ間の容量を低減でき
高速化できる。また、その耐圧も向上できる。また、本
発明は活性領域，分離領域が１度のホト工程で決定でき
るため素子の高集積化にも有効である。
した第１導電型領域と高濃度の第２導電型埋込層（第３
領域）の間隔を広くとることが可能となり、バイポーラ
・トランジスタのベースとコレクタ間の容量を低減でき
高速化できる。また、その耐圧も向上できる。また、本
発明は活性領域，分離領域が１度のホト工程で決定でき
るため素子の高集積化にも有効である。
以下に、本発明の実施例を参照して詳細に説明する。
実施例１ 第１図に本発明の半導体装置の第１の実施例の断面構
造を示す。
造を示す。
本実施例はバイポーラ・トランジスタの例を示し、凸
型単結晶半導体層３の側面部には絶縁膜77を設け、多結
晶半導体６は凸型単結晶半導体層３の表面の周辺部のみ
で接続する構造である。それ故、予め不純物をドープし
た多結晶半導体層６から拡散されるｐ＋型領域14は表面
近傍にのみ形成でき、ｎ＋型埋込層２に接近しないため
寄生容量の低減が可能となり高速性が得られる。また耐
圧向上も可能である。またｐ＋型領域14の側面は絶縁膜
77に接するため接合は底面部のみにしかなく容量低減が
図られている。さらに本構造は凸型単結晶半導体層３を
決める１度のホト工程により活性領域おその内部の拡散
層4,5,14や電極12等が決定され、素子面積低減にも有効
である。
型単結晶半導体層３の側面部には絶縁膜77を設け、多結
晶半導体６は凸型単結晶半導体層３の表面の周辺部のみ
で接続する構造である。それ故、予め不純物をドープし
た多結晶半導体層６から拡散されるｐ＋型領域14は表面
近傍にのみ形成でき、ｎ＋型埋込層２に接近しないため
寄生容量の低減が可能となり高速性が得られる。また耐
圧向上も可能である。またｐ＋型領域14の側面は絶縁膜
77に接するため接合は底面部のみにしかなく容量低減が
図られている。さらに本構造は凸型単結晶半導体層３を
決める１度のホト工程により活性領域おその内部の拡散
層4,5,14や電極12等が決定され、素子面積低減にも有効
である。
第３図（ａ）〜（ｅ）は、第１図に示した第１の実施
例のバイポーラ・トランジスタの製造工程を示す断面図
である。以下製造工程を図番にしたがつて説明する。
例のバイポーラ・トランジスタの製造工程を示す断面図
である。以下製造工程を図番にしたがつて説明する。
第３図（ａ）:p型Si基板１上にｎ＋型埋込拡散層２を形
成し、厚さ１μm,比抵抗１Ω・cm程度のｎ型Siエピタキ
シヤル層３を成長させ、全面にシリコン酸化膜101、シ
リコン酸化膜以外の絶縁膜、例えばシリコン窒化膜（Si
3N4）102、およびシリコン酸化膜103を堆積し、パター
ンニングしてトランジスタの活性部分Ａおよびコレクタ
電極取り出し部分Ｂのみ３層101,102および103を残す。
成し、厚さ１μm,比抵抗１Ω・cm程度のｎ型Siエピタキ
シヤル層３を成長させ、全面にシリコン酸化膜101、シ
リコン酸化膜以外の絶縁膜、例えばシリコン窒化膜（Si
3N4）102、およびシリコン酸化膜103を堆積し、パター
ンニングしてトランジスタの活性部分Ａおよびコレクタ
電極取り出し部分Ｂのみ３層101,102および103を残す。
第３図（ｂ）:3層絶縁膜101,102および103をマスクとし
てシリコン・エピタキシヤル層を深さ0.5μｍ程度エツ
チングして、活性部分およびコレクタ電極取り出し部分
が凸型になるようにする。その後、熱酸化してシリコン
酸化膜77を形成した後、シリコン窒化膜（Si3N4）を全
面に堆積し、選択エツチングにより、凸型シリコン層の
側面にのみシリコン窒化膜104を残す。ここで、酸化膜7
7は酸化膜101に比べて２〜３倍程度厚く形成する。
てシリコン・エピタキシヤル層を深さ0.5μｍ程度エツ
チングして、活性部分およびコレクタ電極取り出し部分
が凸型になるようにする。その後、熱酸化してシリコン
酸化膜77を形成した後、シリコン窒化膜（Si3N4）を全
面に堆積し、選択エツチングにより、凸型シリコン層の
側面にのみシリコン窒化膜104を残す。ここで、酸化膜7
7は酸化膜101に比べて２〜３倍程度厚く形成する。
第３図（ｃ）：熱酸化して、酸化膜７を形成する。その
後シリコン窒化膜104を除去する。この際、シリコン窒
化膜102をサイドエツチして凸型シリコン層の表面端部
よりシリコン窒化膜102が内側に入るようにする。次い
で酸化膜101に相当する厚さ分だけ酸化膜エツチングを
行い、凸型シリコン層の表面端部のみにシリコンの開口
部200を形成する。ここではコレクタ電極取り出し部分
にはマスクを用いて酸化膜101を残しているが、特にエ
ツチングのためにパターンニングを行わなくても良い。
後シリコン窒化膜104を除去する。この際、シリコン窒
化膜102をサイドエツチして凸型シリコン層の表面端部
よりシリコン窒化膜102が内側に入るようにする。次い
で酸化膜101に相当する厚さ分だけ酸化膜エツチングを
行い、凸型シリコン層の表面端部のみにシリコンの開口
部200を形成する。ここではコレクタ電極取り出し部分
にはマスクを用いて酸化膜101を残しているが、特にエ
ツチングのためにパターンニングを行わなくても良い。
第３図（ｄ）：全面に多結晶シリコン層を形成し、パタ
ーニングして、エピタキシヤル層の凸部の端面200のみ
多結晶シリコン層50と接するようにする。
ーニングして、エピタキシヤル層の凸部の端面200のみ
多結晶シリコン層50と接するようにする。
第３図（ｅ）：全面にシリコン酸化膜100、シリコン窒
化膜111を形成し、パターニングする。次に、このパタ
ーニングした２層絶縁膜110,111をマスクとして熱酸化
により多結晶シリコンの一部を酸化膜８にする。その
後、コレクタ電極取り出し半導体層38にｎ＋型高濃度不
純物を添加する。
化膜111を形成し、パターニングする。次に、このパタ
ーニングした２層絶縁膜110,111をマスクとして熱酸化
により多結晶シリコンの一部を酸化膜８にする。その
後、コレクタ電極取り出し半導体層38にｎ＋型高濃度不
純物を添加する。
その後、シリコン酸化膜110,シリコン窒化膜111を除
去し、多結晶シリコン層50にｐ型不純物を拡散し、ｐ型
の拡散層14を形成し、次いで熱酸化を行い、酸化膜９を
形成する。次に通常の方法によりトランジスタのベース
領域４、エミツタ領域５を形成し、酸化膜にコンタクト
穴を開け、電極11,12,13を蒸着することにより、第１図
に示した素子が形成できる。
去し、多結晶シリコン層50にｐ型不純物を拡散し、ｐ型
の拡散層14を形成し、次いで熱酸化を行い、酸化膜９を
形成する。次に通常の方法によりトランジスタのベース
領域４、エミツタ領域５を形成し、酸化膜にコンタクト
穴を開け、電極11,12,13を蒸着することにより、第１図
に示した素子が形成できる。
以上が本発明の第１の実施例とその製造方法である
が、かかる製法によれば、１度のホト工程により素子の
分離領域からエミツタ電極形成まで全てセルフアライン
化できる。また外部ベース領域の幅はシリコン窒化膜の
サイドエツチ量により決定され0.2μｍ以下の微小な領
域とすることができる。
が、かかる製法によれば、１度のホト工程により素子の
分離領域からエミツタ電極形成まで全てセルフアライン
化できる。また外部ベース領域の幅はシリコン窒化膜の
サイドエツチ量により決定され0.2μｍ以下の微小な領
域とすることができる。
以上が本発明の主要な部分であるが、本発明の構造を
製作する他の方法を第４図（ａ）〜（ｃ）に示す。
製作する他の方法を第４図（ａ）〜（ｃ）に示す。
第４図（ａ）：第３図（ａ）に至る同様の工程によりト
ランジスタの活性部分Ａおよびコレクタ電極取り出し部
分Ｂのみ３層膜301,302,303を形成し、熱酸化してシリ
コン酸化膜304を形成する。ここで、酸化膜304の厚さは
酸化膜301の1/2〜1/3にする。
ランジスタの活性部分Ａおよびコレクタ電極取り出し部
分Ｂのみ３層膜301,302,303を形成し、熱酸化してシリ
コン酸化膜304を形成する。ここで、酸化膜304の厚さは
酸化膜301の1/2〜1/3にする。
第４図（ｂ）：シリコン窒化膜を全面に堆積し、選択エ
ツチングにより３層膜301,302および303の側面にのみシ
リコン窒化膜310を残す。３層膜301,302および303周辺
のシリコン窒化膜310下部のみに酸化膜304を残すように
酸化膜304をエツチング除去する。３層膜301,302,303お
よびシリコン窒化膜310をマスクとしてシリコン・エピ
タキシヤル層を深さ0.5μｍ程度エツチングして、活性
部分およびコレクタ電極取り出し部分が凸型になるよう
にする。その後、熱酸化してシリコン酸化膜305を形成
した後、シリコン窒化膜を全面に堆積し、選択エツチン
グにより凸型シリコン層の側面にのみシリコ窒化膜311
を残す。ここで、酸化膜305は酸化膜301と同等の厚さで
あり、酸化膜304に比べて２〜３倍程度厚く形成する。
ツチングにより３層膜301,302および303の側面にのみシ
リコン窒化膜310を残す。３層膜301,302および303周辺
のシリコン窒化膜310下部のみに酸化膜304を残すように
酸化膜304をエツチング除去する。３層膜301,302,303お
よびシリコン窒化膜310をマスクとしてシリコン・エピ
タキシヤル層を深さ0.5μｍ程度エツチングして、活性
部分およびコレクタ電極取り出し部分が凸型になるよう
にする。その後、熱酸化してシリコン酸化膜305を形成
した後、シリコン窒化膜を全面に堆積し、選択エツチン
グにより凸型シリコン層の側面にのみシリコ窒化膜311
を残す。ここで、酸化膜305は酸化膜301と同等の厚さで
あり、酸化膜304に比べて２〜３倍程度厚く形成する。
第４図（ｃ）：熱酸化して、酸化膜307を形成し、シリ
コン窒化膜310,311を除去する。その後、酸化膜304に相
当する厚さ分だけ酸化膜エツチングを行い、凸型シリコ
ン層の表面端部のみにシリコンの開口部200を形成す
る。
コン窒化膜310,311を除去する。その後、酸化膜304に相
当する厚さ分だけ酸化膜エツチングを行い、凸型シリコ
ン層の表面端部のみにシリコンの開口部200を形成す
る。
本製法を用いれば、開口部200の幅がシリコン窒化膜3
10の厚さで決定されるため高精度に制御できる。
10の厚さで決定されるため高精度に制御できる。
第４図（ｃ）の後は、第３図（ｄ）（ｅ）に示したと
同様の工程で第１図に示した素子が形成できる。
同様の工程で第１図に示した素子が形成できる。
実施例２ 第５図は、本発明を横形バイポーラトランジスタに用
いた場合の断面構造を示しており、エミツタ，コレクタ
領域14の電極を絶縁膜77,7,8および９にはさまれた他結
晶半導体層６によつてそれぞれ取り出し、多結晶半導体
層６の単結晶シリコンに接続する部分は凸型シリコン表
面の端部である。これによつてエミツタとコレクタの接
合容量は低減でき、単結晶半導体層も薄くすることが可
能で高速で微細なトランジスタができる。なお、本図で
はベース電極33をｎ＋型埋込層２を経路して取り出して
いるが、第１図の如く凸型シリコン層表面部にｎ型拡散
層５を形成してベース電極としても良い。これによつｎ
＋埋込層は凸型シリコン層下部のみで良くｎ＋埋込量と
基板との接合容量が低減でき、トランジスタも微細にで
きる。
いた場合の断面構造を示しており、エミツタ，コレクタ
領域14の電極を絶縁膜77,7,8および９にはさまれた他結
晶半導体層６によつてそれぞれ取り出し、多結晶半導体
層６の単結晶シリコンに接続する部分は凸型シリコン表
面の端部である。これによつてエミツタとコレクタの接
合容量は低減でき、単結晶半導体層も薄くすることが可
能で高速で微細なトランジスタができる。なお、本図で
はベース電極33をｎ＋型埋込層２を経路して取り出して
いるが、第１図の如く凸型シリコン層表面部にｎ型拡散
層５を形成してベース電極としても良い。これによつｎ
＋埋込層は凸型シリコン層下部のみで良くｎ＋埋込量と
基板との接合容量が低減でき、トランジスタも微細にで
きる。
実施例３ 第６図は、本発明をMOSに用いた場合の断面構造に示
しており、ソース・ドレイン領域14を微小な幅でしかも
自己整合で実現できる。なお、本図ではｎ型Si基板1000
上にｎ型エピタキシヤル層３を設けているが、ｎ型エピ
タキシヤル層３は特に必要なくｎ型Si基板1000のみでも
形成できる。
しており、ソース・ドレイン領域14を微小な幅でしかも
自己整合で実現できる。なお、本図ではｎ型Si基板1000
上にｎ型エピタキシヤル層３を設けているが、ｎ型エピ
タキシヤル層３は特に必要なくｎ型Si基板1000のみでも
形成できる。
また、第１図の如くｎ＋型埋込層２をｐ型Si基板１上
に設けた構造としても良い。
に設けた構造としても良い。
実施例４ 第７図は、多結晶シリコン層の上に、金属ないしは金
属化合物（WSi2等）を形成し、配線抵抗を減少させるこ
とにより、高速，低消費電力のトランジスタを形成して
いる。
属化合物（WSi2等）を形成し、配線抵抗を減少させるこ
とにより、高速，低消費電力のトランジスタを形成して
いる。
実施例５ 第８図は本発明による装置構造において、エミツタ上
に多結晶シリコン層70を設け、電極12中の金属原子のベ
ース領域４への侵入を防止することにより、エミツタ領
域５を浅く（0.1〜0.2μｍ）することができる。高速，
微細なトランジスタが可能となる。
に多結晶シリコン層70を設け、電極12中の金属原子のベ
ース領域４への侵入を防止することにより、エミツタ領
域５を浅く（0.1〜0.2μｍ）することができる。高速，
微細なトランジスタが可能となる。
以上の各実施例１〜５において、その任意のいくつ
か、あるいはすべての組合せを用いることができる。ま
た、半導体としてGaAs等の他の半導体を用いても本発明
の装置を実現できる。また、各実施例でのｐ型,n型の導
電型を逆に用いることができるのは勿論である。
か、あるいはすべての組合せを用いることができる。ま
た、半導体としてGaAs等の他の半導体を用いても本発明
の装置を実現できる。また、各実施例でのｐ型,n型の導
電型を逆に用いることができるのは勿論である。
本発明によれば、高速動作，高集積，高耐圧のトラン
ジスタおよび集積回路を提供することができる。
ジスタおよび集積回路を提供することができる。
第１図は本発明の半導体装置の一実施例であるバイポー
ラトランジスタの構造を示す断面図、第２図は従来のバ
イポーラトランジスタの構造を示す断面図、第３図
（ａ）〜（ｅ）および第４図（ａ）〜（ｃ）は本発明に
よるバイポーラトランジスタの製造工程を示す断面図、
第５図，第６図，第７図，第８図は本発明の半導体装置
の別の実施例を示す断面図である。 １……ｐ型Si基板、２……ｎ＋型埋込層、３……ｎ型Si
エピタキシヤル層、4,14……ｐ型拡散層、5,10,33……
ｎ型拡散層、6,50,70……多結晶Si層、7,8,9,30,40,77,
101,103,110,301,303,304,305,307……酸化膜、11,12,1
3,31,22,33,41,42,43,51,52,53……電極、60……金属な
いしは金属化合物、102,104,111,302,310,311……シリ
コン窒化膜、200……開口部、1000……ｎ型Si基板。
ラトランジスタの構造を示す断面図、第２図は従来のバ
イポーラトランジスタの構造を示す断面図、第３図
（ａ）〜（ｅ）および第４図（ａ）〜（ｃ）は本発明に
よるバイポーラトランジスタの製造工程を示す断面図、
第５図，第６図，第７図，第８図は本発明の半導体装置
の別の実施例を示す断面図である。 １……ｐ型Si基板、２……ｎ＋型埋込層、３……ｎ型Si
エピタキシヤル層、4,14……ｐ型拡散層、5,10,33……
ｎ型拡散層、6,50,70……多結晶Si層、7,8,9,30,40,77,
101,103,110,301,303,304,305,307……酸化膜、11,12,1
3,31,22,33,41,42,43,51,52,53……電極、60……金属な
いしは金属化合物、102,104,111,302,310,311……シリ
コン窒化膜、200……開口部、1000……ｎ型Si基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/20 29/78 9055−4Ｍ ６５２ Ｌ (72)発明者 堀内 勝忠 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 林田 哲哉 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (13)
- 【請求項１】半導体基板と、該基板表面上に設けられた
開口部を有する第１の絶縁膜と、その開口部上に設けら
れた第１の単結晶半導体層の第１領域と、その第１領域
の側面に設けられた第２の絶縁膜と、前記第１絶縁膜上
に設けられ、かつ第２絶縁膜に隣接して設けられ、かつ
第１領域表面上に第２絶縁膜の内側の一定の領域のみで
接する第２の単結晶もしくは多結晶半導体層と、該第２
の単結晶もしくは多結晶半導体層に隣接して設けられた
絶縁体層を有することを特徴とする半導体装置。 - 【請求項２】上記半導体基板および第１の単結晶半導体
層が第１導電型とし、上記第２の単結晶もしくは多結晶
半導体層内に設けられた前記第１導電型と反対導電型の
第２導電型の第２領域を設けたことを特徴とする特許請
求の範囲第１項記載の半導体装置。 - 【請求項３】上記半導体基板を第１導電型とし、前記基
板表面上に設けられた前記第１導電型と反対導電型の第
２導電型の第３領域を有し、上記第１の絶縁膜開口部が
前記第３領域上に位置し、第１の単結晶半導体層が第２
導電型であることを特徴とする特許請求の範囲第１項記
載の半導体装置。 - 【請求項４】上記第２の単結晶もしくは多結晶半導体層
内に設けられた上記第１導電型の第２領域を有すること
を特徴とする特許請求の範囲第３項記載の半導体装置。 - 【請求項５】上記第２領域をソース，ドレイン領域と
し、上記第１の単結晶半導体層表面に設けられた絶縁膜
と、該絶縁膜上に設けられた電極を有し、その電極をゲ
ート領域とし、MOSトランジスタを構成してなることを
特徴とする特許請求の範囲第2,第４項記載の半導体装
置。 - 【請求項６】上記第２領域をコレクタ，エミツタ領域と
し、上記半導体基板をベース領域とし、バイポーラトラ
ンジスタを構成してなることを特徴とする特許請求の範
囲第２項記載の半導体装置。 - 【請求項７】上記第２領域をコレクタ，エミツタ領域と
し、上記第３領域をベース領域とし、バイポーラトラン
ジスタを構成してなることを特徴とする特許請求の範囲
第４項の半導体装置。 - 【請求項８】上記第１領域内の該表面部に設けられた上
記第２導電型の第４領域を有し、上記第２領域をコレク
タ，エミツタ領域とし、前記第４領域により上記第１領
域ベース領域が取り出されて、バイポーラトランジスタ
を構成してなることを特徴とする特許請求の範囲第４項
記載の半導体装置。 - 【請求項９】上記第１領域内に設けられた第１導電型の
第５領域と、該第５領域内に設けられた第２導電型の第
６領域を有することを特徴とする特許請求の範囲第４項
記載の半導体装置。 - 【請求項１０】上記第３領域をコレクタ領域とし、上記
第２領域を外部ベース領域とし、上記第５領域を内部ベ
ース領域とし、上記第６領域をエミツタ領域とし、バイ
ポーラトランジスタを構成してなることを特徴とする特
許請求の範囲第９項記載の半導体装置。 - 【請求項１１】上記第１絶縁膜は、上記第３領域上の他
の部位に第２の開口を有し、該開口部上に第２導電型の
第３の単結晶半導体層が設けられており、該第２導電型
の単結晶半導体層により、ベース領域を取り出した特許
請求の範囲第７項記載の半導体装置。 - 【請求項１２】上記第３領域をエミツタ領域とし、上記
第２領域を外部ベース領域とし、上記第５領域を内部ベ
ース領域とし、上記第６領域をコレクタ領域とし、バイ
ポーラトランジスタを構成してなることを特徴とする特
許請求の範囲第９項記載の半導体装置。 - 【請求項１３】上記第２の単結晶もしくは多結晶半導体
層表面に金属ないしは金属化合物を設けたことを特徴と
する特許請求の範囲第5,6,7,8,10,11,12項記載の半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12332586A JPH0834215B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
| US06/937,610 US4887145A (en) | 1985-12-04 | 1986-12-03 | Semiconductor device in which electrodes are formed in a self-aligned manner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12332586A JPH0834215B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281469A JPS62281469A (ja) | 1987-12-07 |
| JPH0834215B2 true JPH0834215B2 (ja) | 1996-03-29 |
Family
ID=14857762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12332586A Expired - Fee Related JPH0834215B2 (ja) | 1985-12-04 | 1986-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834215B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800157A (nl) * | 1988-01-25 | 1989-08-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
-
1986
- 1986-05-30 JP JP12332586A patent/JPH0834215B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281469A (ja) | 1987-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845046A (en) | Process for producing semiconductor devices by self-alignment technology | |
| US4780427A (en) | Bipolar transistor and method of manufacturing the same | |
| US4933737A (en) | Polysilon contacts to IC mesas | |
| JPS6221269A (ja) | 半導体装置およびその製造方法 | |
| US5191401A (en) | MOS transistor with high breakdown voltage | |
| JPH0548936B2 (ja) | ||
| US5061645A (en) | Method of manufacturing a bipolar transistor | |
| US4887145A (en) | Semiconductor device in which electrodes are formed in a self-aligned manner | |
| US4407059A (en) | Method of producing semiconductor device | |
| JPH0691098B2 (ja) | 半導体装置 | |
| US5017995A (en) | Self-aligned Bi-CMOS device having high operation speed and high integration density | |
| US5065209A (en) | Bipolar transistor fabrication utilizing CMOS techniques | |
| JPH07120705B2 (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPH0834215B2 (ja) | 半導体装置 | |
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JPH0618200B2 (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| JPS643065B2 (ja) | ||
| JP2690740B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| JPH065708B2 (ja) | 半導体集積回路装置 | |
| JP2764988B2 (ja) | 半導体装置 | |
| JPS61269373A (ja) | 半導体装置 | |
| JP2536616B2 (ja) | 半導体装置 | |
| JPH0834217B2 (ja) | 半導体装置 | |
| JPH08213473A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |