JPH0444261A - BiCMOS型半導体集積回路装置とその製造方法 - Google Patents
BiCMOS型半導体集積回路装置とその製造方法Info
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- JPH0444261A JPH0444261A JP14862190A JP14862190A JPH0444261A JP H0444261 A JPH0444261 A JP H0444261A JP 14862190 A JP14862190 A JP 14862190A JP 14862190 A JP14862190 A JP 14862190A JP H0444261 A JPH0444261 A JP H0444261A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタおよび相補型MO5
)ランジスタ(以下CMO3と称す)からなるBiCM
OS型集積回路型取積回路CMO8と称す)の構造とそ
の製造方法に関するもので、特に、内部2電源方式EC
L−110型のBiCMOS回路に適用可能であり、コ
レクタ容量の低M化とCMOSデバイスのラフチアツブ
耐性向上および高集積化を同時に実現する半導体デバイ
ス構造とその製造方法に関するものである。
)ランジスタ(以下CMO3と称す)からなるBiCM
OS型集積回路型取積回路CMO8と称す)の構造とそ
の製造方法に関するもので、特に、内部2電源方式EC
L−110型のBiCMOS回路に適用可能であり、コ
レクタ容量の低M化とCMOSデバイスのラフチアツブ
耐性向上および高集積化を同時に実現する半導体デバイ
ス構造とその製造方法に関するものである。
微細CMO5素子における低電源電圧化の要請は、Bi
CMOS回路においてはバイポーラ素子の性能に厳しい
制限を与えることになる。この問題に対する一つの策は
、チップ内に電源電圧変換回路を保有しCMO3の動作
電圧を下げる方法であるが、この方法をECL−I10
型のB i CMOS回路で採る場合には、NMO3の
耐圧と基板バイアス効果の問題を避けるためにPウェル
をP基板から分離する必要がある。従来、PウェルをP
基板から分離したBiCMOS集積回路の代表的構造と
して次の2種類が考えられる。それぞれの構造断面図の
例を第3図および第4図に示す。
CMOS回路においてはバイポーラ素子の性能に厳しい
制限を与えることになる。この問題に対する一つの策は
、チップ内に電源電圧変換回路を保有しCMO3の動作
電圧を下げる方法であるが、この方法をECL−I10
型のB i CMOS回路で採る場合には、NMO3の
耐圧と基板バイアス効果の問題を避けるためにPウェル
をP基板から分離する必要がある。従来、PウェルをP
基板から分離したBiCMOS集積回路の代表的構造と
して次の2種類が考えられる。それぞれの構造断面図の
例を第3図および第4図に示す。
これらの図において、1はP型半導体基板、2と2aお
よび2bはN゛埋込層、3はP型半導体領域、4はPウ
ェル、5はNウェル、51はN型半導体領域、6はN゛
コレクタ補償領域、7はベース9M域、8はエミッタ領
域、9はNMO8のソース・ドレイン、10はPMO3
のソース・ドレイン、11はフィールド酸化膜、12は
ゲート酸化膜、13はゲート電極、14は絶縁物を示す
。
よび2bはN゛埋込層、3はP型半導体領域、4はPウ
ェル、5はNウェル、51はN型半導体領域、6はN゛
コレクタ補償領域、7はベース9M域、8はエミッタ領
域、9はNMO8のソース・ドレイン、10はPMO3
のソース・ドレイン、11はフィールド酸化膜、12は
ゲート酸化膜、13はゲート電極、14は絶縁物を示す
。
すなわち、第3図の従来例Iは、バイポーラトランジス
タにコレクタ抵抗を低減するための埋込み層2aを設け
、かつPウェルとNウェルの下にN型の埋込み層2aを
設けてPウェル4とP基板1を分離し、バイポーラトラ
ンジスタ相互間およびバイポーラトランジスタとPMO
5間またはノ\イボーラトランジスタとNMO3間を、
P型半導体領域3によって分離したものである。
タにコレクタ抵抗を低減するための埋込み層2aを設け
、かつPウェルとNウェルの下にN型の埋込み層2aを
設けてPウェル4とP基板1を分離し、バイポーラトラ
ンジスタ相互間およびバイポーラトランジスタとPMO
5間またはノ\イボーラトランジスタとNMO3間を、
P型半導体領域3によって分離したものである。
また、第4図の従来例■はウニノ\全面に埋込みJi2
bを形成し、バイポーラトランジスタ相互間およびバイ
ポーラトランジスタとNMO5間またはバイポーラトラ
ンジスタとPMO3間を、埋込み層2bと共に、絶縁物
14を埋込んだP型基板1にまで達する深い溝によって
分離したものである。
bを形成し、バイポーラトランジスタ相互間およびバイ
ポーラトランジスタとNMO5間またはバイポーラトラ
ンジスタとPMO3間を、埋込み層2bと共に、絶縁物
14を埋込んだP型基板1にまで達する深い溝によって
分離したものである。
ところで、上述した従来のBiCMOS集積回路はそれ
ぞれ以下のような欠点があった。
ぞれ以下のような欠点があった。
(i)第3図の従来例Iの場合
a)バイポーラトランジスタ相互間、およびPMO8と
バイポーラトランジスタ間あるいは、 NMO8とバ
イポーラトランジスタ間の分離としてPN接合を用いて
いるので、分離部の容量が大きくバイポーラトランジス
タのコレクタ容量の低減化が困難となるなど高速化に制
限がある。また、分離部分の面積が大きく高集積化には
適さない。
バイポーラトランジスタ間あるいは、 NMO8とバ
イポーラトランジスタ間の分離としてPN接合を用いて
いるので、分離部の容量が大きくバイポーラトランジス
タのコレクタ容量の低減化が困難となるなど高速化に制
限がある。また、分離部分の面積が大きく高集積化には
適さない。
b)高性能なバイポーラトランジスタ実現のためには、
エビ層を薄くする必要がある。しかしこの構造の場合、
Pウェルの深さはエビ層の厚さによって決まるので、エ
ビ層を薄くするとPウェルの抵抗が増加し、かつ寄生縦
型バイポーラトランジスタの1を流増幅率が増加する。
エビ層を薄くする必要がある。しかしこの構造の場合、
Pウェルの深さはエビ層の厚さによって決まるので、エ
ビ層を薄くするとPウェルの抵抗が増加し、かつ寄生縦
型バイポーラトランジスタの1を流増幅率が増加する。
さらに、微細化によって横方向寄生バイポーラの電流増
幅率も増加するので、その結果CMOS回路のう、チア
、プ耐性が低下する。
幅率も増加するので、その結果CMOS回路のう、チア
、プ耐性が低下する。
(ii)第4図の従来例■の場合
バイポーラトランジスタ相互間、バイポーラトランジス
タとNMO5あるいはP M OS rjl、またNM
O3とPMO3間を溝などの絶縁物で分離しているので
、分離容量の低減1分離部面積の縮小が可能であると同
時に、十分なラフチア、プ耐性を確保することができる
。
タとNMO5あるいはP M OS rjl、またNM
O3とPMO3間を溝などの絶縁物で分離しているので
、分離容量の低減1分離部面積の縮小が可能であると同
時に、十分なラフチア、プ耐性を確保することができる
。
しかしながら、この構造の場合、PウェルとP基板を分
離するための、Pウェル下のN型埋込み層の電位を固定
するためには、全てのPウェル領域内に、新たに、その
Pウェル下のN型埋込み層とのコンタクト領域を形成し
なければならない。
離するための、Pウェル下のN型埋込み層の電位を固定
するためには、全てのPウェル領域内に、新たに、その
Pウェル下のN型埋込み層とのコンタクト領域を形成し
なければならない。
そのためチップ面積が増大するのみならず、パターン設
計も複雑となってしまう。また、Pウェル下の埋込み層
の電位を固定せずにフローティング状態とした場合には
、埋込み層中に注入される電荷によって埋込み層の電位
が容易に変化し−時的な寄生バイポーラ動作を引き起こ
すために、回路動作上の信転性が低下する。
計も複雑となってしまう。また、Pウェル下の埋込み層
の電位を固定せずにフローティング状態とした場合には
、埋込み層中に注入される電荷によって埋込み層の電位
が容易に変化し−時的な寄生バイポーラ動作を引き起こ
すために、回路動作上の信転性が低下する。
このように、内部2電源方式でECL・I10型B i
0M05回路に通用するために考案された、従来のP
ウェルをP基板から分離したB i CMO8集積回路
のデバイス構造では、コレクタ容量の低減化や薄いエビ
層の導入という高性能バイポーラトランジスタ実現に必
要な条件と、高集積化。
0M05回路に通用するために考案された、従来のP
ウェルをP基板から分離したB i CMO8集積回路
のデバイス構造では、コレクタ容量の低減化や薄いエビ
層の導入という高性能バイポーラトランジスタ実現に必
要な条件と、高集積化。
CMOSデバイスのラッチアンプ耐性確保といった課題
を同時に満足することができなかった。
を同時に満足することができなかった。
本発明はこのような点に鑑みてなされたもので、コレク
タ容量の低減化と薄いエビ層の導入を実現し、高集積化
とラッチアップ耐性の確保にも適したBiCMO5集積
回路並びにその製造方法を実現することを目的とする。
タ容量の低減化と薄いエビ層の導入を実現し、高集積化
とラッチアップ耐性の確保にも適したBiCMO5集積
回路並びにその製造方法を実現することを目的とする。
C課題を解決するための手段〕
上記の目的を達成するため、本発明によるBiCMOS
集積回路は、半導体基板と、この基板と逆導電型で該基
板上に形成された第1の半導体層と、前記基板に達する
までの深さを有し、かつ前記第1の半導体層を複数に分
割する第1の絶縁領域と、前記第1の半導体層に達する
までの深さを有し前記基板には達していない第2の絶縁
領域と、前記第1の半導体層上にあり、前記第1.第2
の絶縁領域によって分離されている複数の第2の半導体
領域とを備え、前記第1の絶縁領域によって分離されて
いる第2の半導体領域にバイポーラトランジスタが形成
され、かつ第2の絶縁領域または第2の絶縁領域と第1
の絶縁領域とによって分離されている第2の半導体領域
に電界効果トランジスタが形成されている。
集積回路は、半導体基板と、この基板と逆導電型で該基
板上に形成された第1の半導体層と、前記基板に達する
までの深さを有し、かつ前記第1の半導体層を複数に分
割する第1の絶縁領域と、前記第1の半導体層に達する
までの深さを有し前記基板には達していない第2の絶縁
領域と、前記第1の半導体層上にあり、前記第1.第2
の絶縁領域によって分離されている複数の第2の半導体
領域とを備え、前記第1の絶縁領域によって分離されて
いる第2の半導体領域にバイポーラトランジスタが形成
され、かつ第2の絶縁領域または第2の絶縁領域と第1
の絶縁領域とによって分離されている第2の半導体領域
に電界効果トランジスタが形成されている。
さらに、本発明によるBiCMOS集積回路の製造方法
は、一導電型半導体基板全面に該基板と逆導電型の第1
の半導体層を形成する工程と、前記第1の半導体層上に
第2の半導体層を形成する工程き、前記第2の半導体層
と前記基板と逆導電型の第1の半導体層を貫き前記半導
体基板に達するまでの深さを有する第1の絶縁領域を形
成する工程と、前記第2の半導体層を貫き前記第1の半
導体層に達するまでの深さを有し前記基板には達してい
ない第2の絶縁領域を形成する工程と、前記第1の絶縁
領域によって分離された第2の半導体層にバイポーラト
ランジスタを形成する工程と、前記第2の絶縁領域また
は第2の絶縁領域と第1の絶縁領域によって分離された
第2の半導体層に電界効果トランジスタを形成する工程
とを具備する。
は、一導電型半導体基板全面に該基板と逆導電型の第1
の半導体層を形成する工程と、前記第1の半導体層上に
第2の半導体層を形成する工程き、前記第2の半導体層
と前記基板と逆導電型の第1の半導体層を貫き前記半導
体基板に達するまでの深さを有する第1の絶縁領域を形
成する工程と、前記第2の半導体層を貫き前記第1の半
導体層に達するまでの深さを有し前記基板には達してい
ない第2の絶縁領域を形成する工程と、前記第1の絶縁
領域によって分離された第2の半導体層にバイポーラト
ランジスタを形成する工程と、前記第2の絶縁領域また
は第2の絶縁領域と第1の絶縁領域によって分離された
第2の半導体層に電界効果トランジスタを形成する工程
とを具備する。
〔作 用〕
本発明においては、基板まで達する深い溝と、埋込み層
中で止まり基板には達していない浅い溝の2種類の深さ
の溝を有し、バイポーラトランジスタ相互間およびバイ
ポーラトランジスタとNMO3あるいはバイポーラトラ
ンジスタとPMOS間は深い方の溝で分離し、NMO3
とPMOS間は浅い方の溝で分離することにある。この
ような構成によれば以下のような作用がある。
中で止まり基板には達していない浅い溝の2種類の深さ
の溝を有し、バイポーラトランジスタ相互間およびバイ
ポーラトランジスタとNMO3あるいはバイポーラトラ
ンジスタとPMOS間は深い方の溝で分離し、NMO3
とPMOS間は浅い方の溝で分離することにある。この
ような構成によれば以下のような作用がある。
a)PウェルとP基板を分離するための、Pウェル下の
N゛埋込層は、Nウェルと電気的につながる。その結果
、Pウェルに周囲を囲まれたNウェルどうしが全て低抵
抗のN゛埋込層によって電気的につながる。
N゛埋込層は、Nウェルと電気的につながる。その結果
、Pウェルに周囲を囲まれたNウェルどうしが全て低抵
抗のN゛埋込層によって電気的につながる。
b)溝分離の効果によって、PMOSのソースをエミッ
タ、Nウェルをベース、Pウェルをコレクタとする寄生
横型バイポーラトランジスタの電流増幅率が大幅に小さ
くなる。
タ、Nウェルをベース、Pウェルをコレクタとする寄生
横型バイポーラトランジスタの電流増幅率が大幅に小さ
くなる。
C)N゛埋込層の効果でNウェルの抵抗が小さくなる。
d)バイポーラトランジスタ相互間および、バイポーラ
トランジスタとNMO3間あるいはバイポーラトランジ
スタとPMOS間の分離部分に生じる寄生容量がPN接
合分離の場合に比べて小さい。
トランジスタとNMO3間あるいはバイポーラトランジ
スタとPMOS間の分離部分に生じる寄生容量がPN接
合分離の場合に比べて小さい。
次に、本発明の実施例について図面を用いて説明する。
なお本実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更あるいは改良を行いうろこと
は言うまでもない。
脱しない範囲で種々の変更あるいは改良を行いうろこと
は言うまでもない。
第1図に、本発明で実施したBiCMOS構造の一例を
示す0図において、51はP型半導体基板、52はN゛
埋込層、53はPウェル、54はNウェル、54.!、
tN型半導体領域、55はN゛コレクタ補償領域、56
はベース領域、57はエミッタ領域、58はベース補償
領域、59はNMO8のソース・ドレイン、60はPM
O3のソース・ドレイン、61はフィールド酸化膜、6
2はゲート酸化膜、63はゲート電極、64と641は
熱酸化膜、65と651はCVD酸化膜、66はP゛チ
ヤネルカフト領域示す。
示す0図において、51はP型半導体基板、52はN゛
埋込層、53はPウェル、54はNウェル、54.!、
tN型半導体領域、55はN゛コレクタ補償領域、56
はベース領域、57はエミッタ領域、58はベース補償
領域、59はNMO8のソース・ドレイン、60はPM
O3のソース・ドレイン、61はフィールド酸化膜、6
2はゲート酸化膜、63はゲート電極、64と641は
熱酸化膜、65と651はCVD酸化膜、66はP゛チ
ヤネルカフト領域示す。
すなわち第1図の実施例は、比抵抗30〜40Ω・cm
のP基板51上に1〜5×10I910l9の濃度の砒
素を添加した厚さ約2μmのN゛埋込層52が形成され
、この埋込み層52上の1×10′&am−’の濃度の
リンが添加された厚さ1μmのN型エピ層54つまりN
ウェル54.および該N型エピ層中にボロンが濃度lX
l0”〜IX 10 ”c m−’となるようにイオン
注入法によって導入されたP要領域53の間は、厚さ2
0nmの熱酸化膜64および該熱酸化膜64の中にCV
D酸化膜65が埋込まれた深さ1μmの溝68によって
絶縁分離されている。この分離されたN型半導体層54
中にP型ソース・ドレイン領域60、ゲート酸化膜62
.及びゲート電極63からなるPMO3FET71が形
成され、さらにP型半導体層53中に、N型ソース・ド
レイン領域59、ゲート酸化膜62.およびゲート電極
63がうするNMOSFET72が形成されている。
のP基板51上に1〜5×10I910l9の濃度の砒
素を添加した厚さ約2μmのN゛埋込層52が形成され
、この埋込み層52上の1×10′&am−’の濃度の
リンが添加された厚さ1μmのN型エピ層54つまりN
ウェル54.および該N型エピ層中にボロンが濃度lX
l0”〜IX 10 ”c m−’となるようにイオン
注入法によって導入されたP要領域53の間は、厚さ2
0nmの熱酸化膜64および該熱酸化膜64の中にCV
D酸化膜65が埋込まれた深さ1μmの溝68によって
絶縁分離されている。この分離されたN型半導体層54
中にP型ソース・ドレイン領域60、ゲート酸化膜62
.及びゲート電極63からなるPMO3FET71が形
成され、さらにP型半導体層53中に、N型ソース・ド
レイン領域59、ゲート酸化膜62.およびゲート電極
63がうするNMOSFET72が形成されている。
また、N型領域54またはP要領域53とN型領域54
.は、熱酸化膜64.および該熱酸化膜64Iの中にC
VD酸化膜65.が埋込まれたP型基板51にまで達す
る深さ3.5μmの溝69によって分離されている。こ
の深さ3.5μmの溝底面には、5 X 10”〜I
X 10”cm−’ ノt1度のボロンが添加されたP
°チャネルヵyトeTJ域66が形成されている。N型
領域541にはN型エピ層中にlX10”〜IOXIO
19cm−’(7)濃度のリンが添加されたコレクタ補
償領域554 X I Ol7cm弓のボロンが添加さ
れたベース領域56.約I X 10”c m−3の濃
度の砒素が添加されたエミッタ領域57.約I X I
O’°c m−コの濃度のボロンが添加されたベース
補償領域58からなるNPN縦型バイポーラトランジス
タ73が形成されBiCMOS構造となっている。
.は、熱酸化膜64.および該熱酸化膜64Iの中にC
VD酸化膜65.が埋込まれたP型基板51にまで達す
る深さ3.5μmの溝69によって分離されている。こ
の深さ3.5μmの溝底面には、5 X 10”〜I
X 10”cm−’ ノt1度のボロンが添加されたP
°チャネルヵyトeTJ域66が形成されている。N型
領域541にはN型エピ層中にlX10”〜IOXIO
19cm−’(7)濃度のリンが添加されたコレクタ補
償領域554 X I Ol7cm弓のボロンが添加さ
れたベース領域56.約I X 10”c m−3の濃
度の砒素が添加されたエミッタ領域57.約I X I
O’°c m−コの濃度のボロンが添加されたベース
補償領域58からなるNPN縦型バイポーラトランジス
タ73が形成されBiCMOS構造となっている。
このように、本実施例のBiCMOS構造によると、P
型基板51まで達する熱酸化膜64.。
型基板51まで達する熱酸化膜64.。
CVD酸化膜651を含む深い溝69と、N3埋込み層
52中で止まり基板5工には達していない執酸化M64
.cvI)酸化膜65を含む浅い溝68の2種類の深さ
の溝を有し、バイポーラトランジスタ73相互間および
該バイポーラトランジスタとNMOSFET72とバイ
ポーラトランジスタ73とPMO3FET71間は深い
方の溝69で分離し、NMOSFET72とPMOSF
ET71間は浅い方の溝68で分離することができる。
52中で止まり基板5工には達していない執酸化M64
.cvI)酸化膜65を含む浅い溝68の2種類の深さ
の溝を有し、バイポーラトランジスタ73相互間および
該バイポーラトランジスタとNMOSFET72とバイ
ポーラトランジスタ73とPMO3FET71間は深い
方の溝69で分離し、NMOSFET72とPMOSF
ET71間は浅い方の溝68で分離することができる。
これによって、Pウェル53とP型基Fi51を分離す
るためのPウェル53下のN゛埋込bTfi 52は、
Nウェル54とつながる。このため、Pウェル53に周
囲を囲まれたNウェル54どぅしが全て低抵抗のN゛埋
込層52によって電気的につながり、その結果Nウェル
54の抵抗が小さくなる利点を有する。
るためのPウェル53下のN゛埋込bTfi 52は、
Nウェル54とつながる。このため、Pウェル53に周
囲を囲まれたNウェル54どぅしが全て低抵抗のN゛埋
込層52によって電気的につながり、その結果Nウェル
54の抵抗が小さくなる利点を有する。
また、上記溝分離の効果によって、PMO3FET71
のソースをエミンタ、Nウェル54をベース、Pウェル
53をコレクタとする寄生横型バイポーラトランジスタ
の電流増幅率が大幅に小さくなり、さらには、バイポー
ラトランジスタ73問および、該バイポーラトランジス
タとNMO5FET72間あるいはバイポーラトランジ
スタ73とPMO3FET71間の分離部分に生しる寄
生容量がPN接合分離の場合に比べて小さくなるなどの
利点を有する。
のソースをエミンタ、Nウェル54をベース、Pウェル
53をコレクタとする寄生横型バイポーラトランジスタ
の電流増幅率が大幅に小さくなり、さらには、バイポー
ラトランジスタ73問および、該バイポーラトランジス
タとNMO5FET72間あるいはバイポーラトランジ
スタ73とPMO3FET71間の分離部分に生しる寄
生容量がPN接合分離の場合に比べて小さくなるなどの
利点を有する。
次に、本発明構造の製造方法の一実施例を第2図に示し
、以下工程順に説明する。第2図において第1図と同一
符号は同一または相当部分を示すものであり、67はN
°埋込み層52上にPウェル53.Nウェル54および
N型半導体頭載54゜を形成するためのN型エピ層であ
る。
、以下工程順に説明する。第2図において第1図と同一
符号は同一または相当部分を示すものであり、67はN
°埋込み層52上にPウェル53.Nウェル54および
N型半導体頭載54゜を形成するためのN型エピ層であ
る。
第2図(a);まず比抵抗30〜4oΩ・cmのボロン
が添加されたP型基板51上全面に砒素拡散と熱処理に
より不純物濃度1〜5 X 10”cm−’のN゛埋込
層52を形成する。この埋込み層52の厚さは約2μm
になるように拡散条件と熱処理条件をコントロールする
。ついでエピタキシャル法によりリンをI X 10”
cm−’の濃度添加したN型エピ層67を約1μm堆積
する。
が添加されたP型基板51上全面に砒素拡散と熱処理に
より不純物濃度1〜5 X 10”cm−’のN゛埋込
層52を形成する。この埋込み層52の厚さは約2μm
になるように拡散条件と熱処理条件をコントロールする
。ついでエピタキシャル法によりリンをI X 10”
cm−’の濃度添加したN型エピ層67を約1μm堆積
する。
第2図(b) 、次に公知のLOCO3法により素子領
域を形成した後、公知のリソグラフィー法により、分離
のための浅い方の溝68を形成するためのエツチングマ
スクを形成し、次いで、反応性イオンエツチング(RI
E)法により、上記エツチングマスクを用いて、深さ
約1μmの溝68を形成する。引き続いて分離のための
深い方の溝69を形成するためのエツチングマスクを形
成し、RIE法により上記エツチングマスクを用いて、
深さ約3.5μmの溝69を形成する。次に上記エツチ
ングマスクをマスクとして、深さ3.5μmの溝69の
底面に、基板に垂直方向からボロンをドーズ量5 x
l 013cm−”でイオン注入した後、900℃、3
0分のアニールを行ってP+チャネルカッ) 9M域6
6を形成する。
域を形成した後、公知のリソグラフィー法により、分離
のための浅い方の溝68を形成するためのエツチングマ
スクを形成し、次いで、反応性イオンエツチング(RI
E)法により、上記エツチングマスクを用いて、深さ
約1μmの溝68を形成する。引き続いて分離のための
深い方の溝69を形成するためのエツチングマスクを形
成し、RIE法により上記エツチングマスクを用いて、
深さ約3.5μmの溝69を形成する。次に上記エツチ
ングマスクをマスクとして、深さ3.5μmの溝69の
底面に、基板に垂直方向からボロンをドーズ量5 x
l 013cm−”でイオン注入した後、900℃、3
0分のアニールを行ってP+チャネルカッ) 9M域6
6を形成する。
第2図(C);次いで溝表面を約20nm酸化した後、
CVD法によって酸化膜65.65.を溝68.69が
完全に埋まるまで堆積する。その後ウェハ表面の(、V
D酸化膜は公知の例えばRIE法で除去する0次いで公
知のリソグラフィー法により、Pウェル形成用のイオン
注入マスクを形成し、イオン注入法により上記イオン注
入マスクを用いて、ボロンを200〜300keVの加
速エネルギー I X 10”〜I X 1014cm
−”のドーズ量でイオン注入した後、1000℃、30
分程度のアニールを行ってPウェル領域53を形成する
。
CVD法によって酸化膜65.65.を溝68.69が
完全に埋まるまで堆積する。その後ウェハ表面の(、V
D酸化膜は公知の例えばRIE法で除去する0次いで公
知のリソグラフィー法により、Pウェル形成用のイオン
注入マスクを形成し、イオン注入法により上記イオン注
入マスクを用いて、ボロンを200〜300keVの加
速エネルギー I X 10”〜I X 1014cm
−”のドーズ量でイオン注入した後、1000℃、30
分程度のアニールを行ってPウェル領域53を形成する
。
第2図(d);その後は、従来のBiCMOS製造方法
と同様の方法で、Pウェル領域53にNMO3FET?
2を、Nウェル領域54にPMO3FET71を、N型
半導体領域54.にNPNバイポーラトランジスタ73
を形成することにより、第1図に示すようなりiCMO
3構造を作ることができる。
と同様の方法で、Pウェル領域53にNMO3FET?
2を、Nウェル領域54にPMO3FET71を、N型
半導体領域54.にNPNバイポーラトランジスタ73
を形成することにより、第1図に示すようなりiCMO
3構造を作ることができる。
以上のように本発明によれば、次のような効果を有する
。
。
(a)PウェルとP基板を分離するためのPウェル下の
N型埋込み層は、Nウェルと電気的につながっているの
で、前述の従来技術■(第4図)で問題とされる、Pウ
ェル下のN型埋込み層とのコンタクトを、Pウェル内に
新たにとるという必要がないだけでなく、全てのNウェ
ルが低抵抗の埋込み層でつながっているので、各Nウェ
ルごとにウェルコンタクトをとる必要がなくなり、高密
度化ができる。
N型埋込み層は、Nウェルと電気的につながっているの
で、前述の従来技術■(第4図)で問題とされる、Pウ
ェル下のN型埋込み層とのコンタクトを、Pウェル内に
新たにとるという必要がないだけでなく、全てのNウェ
ルが低抵抗の埋込み層でつながっているので、各Nウェ
ルごとにウェルコンタクトをとる必要がなくなり、高密
度化ができる。
(b)I分離と高濃度埋込み層の効果で、横型寄生バイ
ポーラトランジスタの電流増幅率が小さくできるので、
CM OS sl域でのランチアンプ耐性を向上させる
ことができる。
ポーラトランジスタの電流増幅率が小さくできるので、
CM OS sl域でのランチアンプ耐性を向上させる
ことができる。
(c)分離が絶縁物で行われるため、分離領域が少なく
、高速動作を可能とすると共に、分離面積が少な(高密
度化ができる。
、高速動作を可能とすると共に、分離面積が少な(高密
度化ができる。
このように本発明によれば、従来のPウェルをP基板か
ら分離したB i CMO3集積回路のデバイス構造で
は不可能であった、コレク、り領域の低減化と薄いエビ
層の導入、高集積化、ラフチアツブ耐性向上を同時に実
現することができる。
ら分離したB i CMO3集積回路のデバイス構造で
は不可能であった、コレク、り領域の低減化と薄いエビ
層の導入、高集積化、ラフチアツブ耐性向上を同時に実
現することができる。
第1図は本発明で実施したBiCMOS構造の一例を示
す構造断面図、第2図は本発明構造の製造方法の一実施
例を示す工程断面図、第3図および第4図は従来のPウ
ェルをP基板から分離したBiCMO5構造の中で代表
的な2種類の構造例をそれぞれ示す断面図である。 51・・・P型半導体基板、52・・・N゛埋込層、5
3・・・Pウェル、54・・・Nウェル、54. ・
・・N型半導体領域、56・・・ベース領域、57・・
・エミッタ領域、59・・・NMO3のソース・ドレイ
ン、60・・・PMO8のソース・ドレイン、61・・
・フィールド酸化膜、62・・・ゲート酸化膜、63・
・・ゲート酸化膜、64,64.・・・熱酸化膜、65
゜651・・・CVDM化膜、67・・・N型エピ層、
68・・・、浅い溝、69・・・深い溝、71・・・P
MO3FET、72・・・NMO5FET、73・・・
バイポーラトランジスタ。 *2 区 (d) 手続補正書1発)
す構造断面図、第2図は本発明構造の製造方法の一実施
例を示す工程断面図、第3図および第4図は従来のPウ
ェルをP基板から分離したBiCMO5構造の中で代表
的な2種類の構造例をそれぞれ示す断面図である。 51・・・P型半導体基板、52・・・N゛埋込層、5
3・・・Pウェル、54・・・Nウェル、54. ・
・・N型半導体領域、56・・・ベース領域、57・・
・エミッタ領域、59・・・NMO3のソース・ドレイ
ン、60・・・PMO8のソース・ドレイン、61・・
・フィールド酸化膜、62・・・ゲート酸化膜、63・
・・ゲート酸化膜、64,64.・・・熱酸化膜、65
゜651・・・CVDM化膜、67・・・N型エピ層、
68・・・、浅い溝、69・・・深い溝、71・・・P
MO3FET、72・・・NMO5FET、73・・・
バイポーラトランジスタ。 *2 区 (d) 手続補正書1発)
Claims (2)
- (1)半導体基板と、前記基板と逆導電型で、該基板上
に形成された第1の半導体層と、前記基板に達するまで
の深さを有し、かつ前記第1の半導体層を複数に分割す
る第1の絶縁領域と、前記第1の半導体層に達するまで
の深さを有し前記基板には達していない第2の絶縁領域
と、前記第1の半導体層上にあり、前記第1、第2の絶
縁領域によって分離されている複数の第2の半導体領域
とを備え、前記第1の絶縁領域によって分離されている
第2の半導体領域の少なくとも一つにはバイポーラトン
ジスタが形成され、かつ第2の絶縁領域または第2の絶
縁領域と第1の絶縁領域とによって分離されている第2
の半導体領域の少なくとも一つには電界効果トランジス
タが形成されていることを特徴とするBiCMOS型半
導体集積回路装置。 - (2)一導電型半導体基板全面に該基板と逆導電型の第
1の半導体層を形成する工程と、前記第1の半導体層上
に第2の半導体層を形成する工程と、前記第2の半導体
層と第1の半導体層を貫き、前記半導体基板に達するま
での深さを有する第1の絶縁領域を形成する工程と、前
記第2の半導体層を貫き前記第1の半導体層に達するま
での深さを有し前記基板には達していない第2の絶縁領
域を形成する工程と、前記第1の絶縁領域によって分離
された第2の半導体層にバイポーラトランジスタを形成
する工程と、前記第2の絶縁領域または第2の絶縁領域
と第1の絶縁領域によって分離された第2の半導体層に
電界効果トランジスタを形成する工程とを具備すること
を特徴とするBiCMOS型半導体集積回路装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14862190A JPH0444261A (ja) | 1990-06-08 | 1990-06-08 | BiCMOS型半導体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14862190A JPH0444261A (ja) | 1990-06-08 | 1990-06-08 | BiCMOS型半導体集積回路装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0444261A true JPH0444261A (ja) | 1992-02-14 |
Family
ID=15456883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14862190A Pending JPH0444261A (ja) | 1990-06-08 | 1990-06-08 | BiCMOS型半導体集積回路装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0444261A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271070B2 (en) | 1997-12-25 | 2001-08-07 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
-
1990
- 1990-06-08 JP JP14862190A patent/JPH0444261A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271070B2 (en) | 1997-12-25 | 2001-08-07 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
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