JPH0444261A - ＢｉＣＭＯＳ型半導体集積回路装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタおよび相補型ＭＯ５
）ランジスタ（以下ＣＭＯ３と称す）からなるＢｉＣＭ
ＯＳ型集積回路型取積回路ＣＭＯ８と称す）の構造とそ
の製造方法に関するもので、特に、内部２電源方式ＥＣ
Ｌ−１１０型のＢｉＣＭＯＳ回路に適用可能であり、コ
レクタ容量の低Ｍ化とＣＭＯＳデバイスのラフチアツブ
耐性向上および高集積化を同時に実現する半導体デバイ
ス構造とその製造方法に関するものである。

〔従来の技術〕

微細ＣＭＯ５素子における低電源電圧化の要請は、Ｂｉ
ＣＭＯＳ回路においてはバイポーラ素子の性能に厳しい
制限を与えることになる。この問題に対する一つの策は
、チップ内に電源電圧変換回路を保有しＣＭＯ３の動作
電圧を下げる方法であるが、この方法をＥＣＬ−Ｉ１０
型のＢ　ｉ　ＣＭＯＳ回路で採る場合には、ＮＭＯ３の
耐圧と基板バイアス効果の問題を避けるためにＰウェル
をＰ基板から分離する必要がある。従来、ＰウェルをＰ
基板から分離したＢｉＣＭＯＳ集積回路の代表的構造と
して次の２種類が考えられる。それぞれの構造断面図の
例を第３図および第４図に示す。

これらの図において、１はＰ型半導体基板、２と２ａお
よび２ｂはＮ゛埋込層、３はＰ型半導体領域、４はＰウ
ェル、５はＮウェル、５１はＮ型半導体領域、６はＮ゛
コレクタ補償領域、７はベース９Ｍ域、８はエミッタ領
域、９はＮＭＯ８のソース・ドレイン、１０はＰＭＯ３
のソース・ドレイン、１１はフィールド酸化膜、１２は
ゲート酸化膜、１３はゲート電極、１４は絶縁物を示す
。

すなわち、第３図の従来例Ｉは、バイポーラトランジス
タにコレクタ抵抗を低減するための埋込み層２ａを設け
、かつＰウェルとＮウェルの下にＮ型の埋込み層２ａを
設けてＰウェル４とＰ基板１を分離し、バイポーラトラ
ンジスタ相互間およびバイポーラトランジスタとＰＭＯ
５間またはノ＼イボーラトランジスタとＮＭＯ３間を、
Ｐ型半導体領域３によって分離したものである。

また、第４図の従来例■はウニノ＼全面に埋込みＪｉ２
ｂを形成し、バイポーラトランジスタ相互間およびバイ
ポーラトランジスタとＮＭＯ５間またはバイポーラトラ
ンジスタとＰＭＯ３間を、埋込み層２ｂと共に、絶縁物
１４を埋込んだＰ型基板１にまで達する深い溝によって
分離したものである。

〔発明が解決しようとする課題〕

ところで、上述した従来のＢｉＣＭＯＳ集積回路はそれ
ぞれ以下のような欠点があった。

（ｉ）第３図の従来例Ｉの場合 ａ）バイポーラトランジスタ相互間、およびＰＭＯ８と
バイポーラトランジスタ間あるいは、　　ＮＭＯ８とバ
イポーラトランジスタ間の分離としてＰＮ接合を用いて
いるので、分離部の容量が大きくバイポーラトランジス
タのコレクタ容量の低減化が困難となるなど高速化に制
限がある。また、分離部分の面積が大きく高集積化には
適さない。

ｂ）高性能なバイポーラトランジスタ実現のためには、
エビ層を薄くする必要がある。しかしこの構造の場合、
Ｐウェルの深さはエビ層の厚さによって決まるので、エ
ビ層を薄くするとＰウェルの抵抗が増加し、かつ寄生縦
型バイポーラトランジスタの１を流増幅率が増加する。

さらに、微細化によって横方向寄生バイポーラの電流増
幅率も増加するので、その結果ＣＭＯＳ回路のう、チア
、プ耐性が低下する。

（ｉｉ）第４図の従来例■の場合 バイポーラトランジスタ相互間、バイポーラトランジス
タとＮＭＯ５あるいはＰ　Ｍ　ＯＳ　ｒｊｌ、またＮＭ
Ｏ３とＰＭＯ３間を溝などの絶縁物で分離しているので
、分離容量の低減１分離部面積の縮小が可能であると同
時に、十分なラフチア、プ耐性を確保することができる
。

しかしながら、この構造の場合、ＰウェルとＰ基板を分
離するための、Ｐウェル下のＮ型埋込み層の電位を固定
するためには、全てのＰウェル領域内に、新たに、その
Ｐウェル下のＮ型埋込み層とのコンタクト領域を形成し
なければならない。

そのためチップ面積が増大するのみならず、パターン設
計も複雑となってしまう。また、Ｐウェル下の埋込み層
の電位を固定せずにフローティング状態とした場合には
、埋込み層中に注入される電荷によって埋込み層の電位
が容易に変化し−時的な寄生バイポーラ動作を引き起こ
すために、回路動作上の信転性が低下する。

このように、内部２電源方式でＥＣＬ・Ｉ１０型Ｂ　ｉ
　０Ｍ０５回路に通用するために考案された、従来のＰ
ウェルをＰ基板から分離したＢ　ｉ　ＣＭＯ８集積回路
のデバイス構造では、コレクタ容量の低減化や薄いエビ
層の導入という高性能バイポーラトランジスタ実現に必
要な条件と、高集積化。

ＣＭＯＳデバイスのラッチアンプ耐性確保といった課題
を同時に満足することができなかった。

本発明はこのような点に鑑みてなされたもので、コレク
タ容量の低減化と薄いエビ層の導入を実現し、高集積化
とラッチアップ耐性の確保にも適したＢｉＣＭＯ５集積
回路並びにその製造方法を実現することを目的とする。

Ｃ課題を解決するための手段〕 上記の目的を達成するため、本発明によるＢｉＣＭＯＳ
集積回路は、半導体基板と、この基板と逆導電型で該基
板上に形成された第１の半導体層と、前記基板に達する
までの深さを有し、かつ前記第１の半導体層を複数に分
割する第１の絶縁領域と、前記第１の半導体層に達する
までの深さを有し前記基板には達していない第２の絶縁
領域と、前記第１の半導体層上にあり、前記第１．第２
の絶縁領域によって分離されている複数の第２の半導体
領域とを備え、前記第１の絶縁領域によって分離されて
いる第２の半導体領域にバイポーラトランジスタが形成
され、かつ第２の絶縁領域または第２の絶縁領域と第１
の絶縁領域とによって分離されている第２の半導体領域
に電界効果トランジスタが形成されている。

さらに、本発明によるＢｉＣＭＯＳ集積回路の製造方法
は、一導電型半導体基板全面に該基板と逆導電型の第１
の半導体層を形成する工程と、前記第１の半導体層上に
第２の半導体層を形成する工程き、前記第２の半導体層
と前記基板と逆導電型の第１の半導体層を貫き前記半導
体基板に達するまでの深さを有する第１の絶縁領域を形
成する工程と、前記第２の半導体層を貫き前記第１の半
導体層に達するまでの深さを有し前記基板には達してい
ない第２の絶縁領域を形成する工程と、前記第１の絶縁
領域によって分離された第２の半導体層にバイポーラト
ランジスタを形成する工程と、前記第２の絶縁領域また
は第２の絶縁領域と第１の絶縁領域によって分離された
第２の半導体層に電界効果トランジスタを形成する工程
とを具備する。

〔作　用〕 本発明においては、基板まで達する深い溝と、埋込み層
中で止まり基板には達していない浅い溝の２種類の深さ
の溝を有し、バイポーラトランジスタ相互間およびバイ
ポーラトランジスタとＮＭＯ３あるいはバイポーラトラ
ンジスタとＰＭＯＳ間は深い方の溝で分離し、ＮＭＯ３
とＰＭＯＳ間は浅い方の溝で分離することにある。この
ような構成によれば以下のような作用がある。

ａ）ＰウェルとＰ基板を分離するための、Ｐウェル下の
Ｎ゛埋込層は、Ｎウェルと電気的につながる。その結果
、Ｐウェルに周囲を囲まれたＮウェルどうしが全て低抵
抗のＮ゛埋込層によって電気的につながる。

ｂ）溝分離の効果によって、ＰＭＯＳのソースをエミッ
タ、Ｎウェルをベース、Ｐウェルをコレクタとする寄生
横型バイポーラトランジスタの電流増幅率が大幅に小さ
くなる。

Ｃ）Ｎ゛埋込層の効果でＮウェルの抵抗が小さくなる。

ｄ）バイポーラトランジスタ相互間および、バイポーラ
トランジスタとＮＭＯ３間あるいはバイポーラトランジ
スタとＰＭＯＳ間の分離部分に生じる寄生容量がＰＮ接
合分離の場合に比べて小さい。

〔実施例〕

次に、本発明の実施例について図面を用いて説明する。

なお本実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更あるいは改良を行いうろこと
は言うまでもない。

第１図に、本発明で実施したＢｉＣＭＯＳ構造の一例を
示す０図において、５１はＰ型半導体基板、５２はＮ゛
埋込層、５３はＰウェル、５４はＮウェル、５４．！、
ｔＮ型半導体領域、５５はＮ゛コレクタ補償領域、５６
はベース領域、５７はエミッタ領域、５８はベース補償
領域、５９はＮＭＯ８のソース・ドレイン、６０はＰＭ
Ｏ３のソース・ドレイン、６１はフィールド酸化膜、６
２はゲート酸化膜、６３はゲート電極、６４と６４１は
熱酸化膜、６５と６５１はＣＶＤ酸化膜、６６はＰ゛チ
ヤネルカフト領域示す。

すなわち第１図の実施例は、比抵抗３０〜４０Ω・ｃｍ
のＰ基板５１上に１〜５×１０Ｉ９１０ｌ９の濃度の砒
素を添加した厚さ約２μｍのＮ゛埋込層５２が形成され
、この埋込み層５２上の１×１０′＆ａｍ−’の濃度の
リンが添加された厚さ１μｍのＮ型エピ層５４つまりＮ
ウェル５４．および該Ｎ型エピ層中にボロンが濃度ｌＸ
ｌ０”〜ＩＸ　１０　”ｃ　ｍ−’となるようにイオン
注入法によって導入されたＰ要領域５３の間は、厚さ２
０ｎｍの熱酸化膜６４および該熱酸化膜６４の中にＣＶ
Ｄ酸化膜６５が埋込まれた深さ１μｍの溝６８によって
絶縁分離されている。この分離されたＮ型半導体層５４
中にＰ型ソース・ドレイン領域６０、ゲート酸化膜６２
．及びゲート電極６３からなるＰＭＯ３ＦＥＴ７１が形
成され、さらにＰ型半導体層５３中に、Ｎ型ソース・ド
レイン領域５９、ゲート酸化膜６２．およびゲート電極
６３がうするＮＭＯＳＦＥＴ７２が形成されている。

また、Ｎ型領域５４またはＰ要領域５３とＮ型領域５４
．は、熱酸化膜６４．および該熱酸化膜６４Ｉの中にＣ
ＶＤ酸化膜６５．が埋込まれたＰ型基板５１にまで達す
る深さ３．５μｍの溝６９によって分離されている。こ
の深さ３．５μｍの溝底面には、５　Ｘ　１０”〜Ｉ　
Ｘ　１０”ｃｍ−’　ノｔ１度のボロンが添加されたＰ
°チャネルヵｙトｅＴＪ域６６が形成されている。Ｎ型
領域５４１にはＮ型エピ層中にｌＸ１０”〜ＩＯＸＩＯ
１９ｃｍ−’（７）濃度のリンが添加されたコレクタ補
償領域５５４　Ｘ　Ｉ　Ｏｌ７ｃｍ弓のボロンが添加さ
れたベース領域５６．約Ｉ　Ｘ　１０”ｃ　ｍ−３の濃
度の砒素が添加されたエミッタ領域５７．約Ｉ　Ｘ　Ｉ
　Ｏ’°ｃ　ｍ−コの濃度のボロンが添加されたベース
補償領域５８からなるＮＰＮ縦型バイポーラトランジス
タ７３が形成されＢｉＣＭＯＳ構造となっている。

このように、本実施例のＢｉＣＭＯＳ構造によると、Ｐ
型基板５１まで達する熱酸化膜６４．。

ＣＶＤ酸化膜６５１を含む深い溝６９と、Ｎ３埋込み層
５２中で止まり基板５工には達していない執酸化Ｍ６４
．ｃｖＩ）酸化膜６５を含む浅い溝６８の２種類の深さ
の溝を有し、バイポーラトランジスタ７３相互間および
該バイポーラトランジスタとＮＭＯＳＦＥＴ７２とバイ
ポーラトランジスタ７３とＰＭＯ３ＦＥＴ７１間は深い
方の溝６９で分離し、ＮＭＯＳＦＥＴ７２とＰＭＯＳＦ
ＥＴ７１間は浅い方の溝６８で分離することができる。

これによって、Ｐウェル５３とＰ型基Ｆｉ５１を分離す
るためのＰウェル５３下のＮ゛埋込ｂＴｆｉ　５２は、
Ｎウェル５４とつながる。このため、Ｐウェル５３に周
囲を囲まれたＮウェル５４どぅしが全て低抵抗のＮ゛埋
込層５２によって電気的につながり、その結果Ｎウェル
５４の抵抗が小さくなる利点を有する。

また、上記溝分離の効果によって、ＰＭＯ３ＦＥＴ７１
のソースをエミンタ、Ｎウェル５４をベース、Ｐウェル
５３をコレクタとする寄生横型バイポーラトランジスタ
の電流増幅率が大幅に小さくなり、さらには、バイポー
ラトランジスタ７３問および、該バイポーラトランジス
タとＮＭＯ５ＦＥＴ７２間あるいはバイポーラトランジ
スタ７３とＰＭＯ３ＦＥＴ７１間の分離部分に生しる寄
生容量がＰＮ接合分離の場合に比べて小さくなるなどの
利点を有する。

次に、本発明構造の製造方法の一実施例を第２図に示し
、以下工程順に説明する。第２図において第１図と同一
符号は同一または相当部分を示すものであり、６７はＮ
°埋込み層５２上にＰウェル５３．Ｎウェル５４および
Ｎ型半導体頭載５４゜を形成するためのＮ型エピ層であ
る。

第２図（ａ）；まず比抵抗３０〜４ｏΩ・ｃｍのボロン
が添加されたＰ型基板５１上全面に砒素拡散と熱処理に
より不純物濃度１〜５　Ｘ　１０”ｃｍ−’のＮ゛埋込
層５２を形成する。この埋込み層５２の厚さは約２μｍ
になるように拡散条件と熱処理条件をコントロールする
。ついでエピタキシャル法によりリンをＩ　Ｘ　１０”
ｃｍ−’の濃度添加したＮ型エピ層６７を約１μｍ堆積
する。

第２図（ｂ）　、次に公知のＬＯＣＯ３法により素子領
域を形成した後、公知のリソグラフィー法により、分離
のための浅い方の溝６８を形成するためのエツチングマ
スクを形成し、次いで、反応性イオンエツチング（ＲＩ
　Ｅ）法により、上記エツチングマスクを用いて、深さ
約１μｍの溝６８を形成する。引き続いて分離のための
深い方の溝６９を形成するためのエツチングマスクを形
成し、ＲＩＥ法により上記エツチングマスクを用いて、
深さ約３．５μｍの溝６９を形成する。次に上記エツチ
ングマスクをマスクとして、深さ３．５μｍの溝６９の
底面に、基板に垂直方向からボロンをドーズ量５　ｘ　
ｌ　０１３ｃｍ−”でイオン注入した後、９００℃、３
０分のアニールを行ってＰ＋チャネルカッ）　９Ｍ域６
６を形成する。

第２図（Ｃ）；次いで溝表面を約２０ｎｍ酸化した後、
ＣＶＤ法によって酸化膜６５．６５．を溝６８．６９が
完全に埋まるまで堆積する。その後ウェハ表面の（、Ｖ
Ｄ酸化膜は公知の例えばＲＩＥ法で除去する０次いで公
知のリソグラフィー法により、Ｐウェル形成用のイオン
注入マスクを形成し、イオン注入法により上記イオン注
入マスクを用いて、ボロンを２００〜３００ｋｅＶの加
速エネルギー　Ｉ　Ｘ　１０”〜Ｉ　Ｘ　１０１４ｃｍ
−”のドーズ量でイオン注入した後、１０００℃、３０
分程度のアニールを行ってＰウェル領域５３を形成する
。

第２図（ｄ）；その後は、従来のＢｉＣＭＯＳ製造方法
と同様の方法で、Ｐウェル領域５３にＮＭＯ３ＦＥＴ？
２を、Ｎウェル領域５４にＰＭＯ３ＦＥＴ７１を、Ｎ型
半導体領域５４．にＮＰＮバイポーラトランジスタ７３
を形成することにより、第１図に示すようなりｉＣＭＯ
３構造を作ることができる。

〔発明の効果〕

以上のように本発明によれば、次のような効果を有する
。

（ａ）ＰウェルとＰ基板を分離するためのＰウェル下の
Ｎ型埋込み層は、Ｎウェルと電気的につながっているの
で、前述の従来技術■（第４図）で問題とされる、Ｐウ
ェル下のＮ型埋込み層とのコンタクトを、Ｐウェル内に
新たにとるという必要がないだけでなく、全てのＮウェ
ルが低抵抗の埋込み層でつながっているので、各Ｎウェ
ルごとにウェルコンタクトをとる必要がなくなり、高密
度化ができる。

（ｂ）Ｉ分離と高濃度埋込み層の効果で、横型寄生バイ
ポーラトランジスタの電流増幅率が小さくできるので、
ＣＭ　ＯＳ　ｓｌ域でのランチアンプ耐性を向上させる
ことができる。

（ｃ）分離が絶縁物で行われるため、分離領域が少なく
、高速動作を可能とすると共に、分離面積が少な（高密
度化ができる。

このように本発明によれば、従来のＰウェルをＰ基板か
ら分離したＢ　ｉ　ＣＭＯ３集積回路のデバイス構造で
は不可能であった、コレク、り領域の低減化と薄いエビ
層の導入、高集積化、ラフチアツブ耐性向上を同時に実
現することができる。

【図面の簡単な説明】

第１図は本発明で実施したＢｉＣＭＯＳ構造の一例を示
す構造断面図、第２図は本発明構造の製造方法の一実施
例を示す工程断面図、第３図および第４図は従来のＰウ
ェルをＰ基板から分離したＢｉＣＭＯ５構造の中で代表
的な２種類の構造例をそれぞれ示す断面図である。 ５１・・・Ｐ型半導体基板、５２・・・Ｎ゛埋込層、５
３・・・Ｐウェル、５４・・・Ｎウェル、５４．　　・
・・Ｎ型半導体領域、５６・・・ベース領域、５７・・
・エミッタ領域、５９・・・ＮＭＯ３のソース・ドレイ
ン、６０・・・ＰＭＯ８のソース・ドレイン、６１・・
・フィールド酸化膜、６２・・・ゲート酸化膜、６３・
・・ゲート酸化膜、６４，６４．・・・熱酸化膜、６５
゜６５１・・・ＣＶＤＭ化膜、６７・・・Ｎ型エピ層、
６８・・・、浅い溝、６９・・・深い溝、７１・・・Ｐ
ＭＯ３ＦＥＴ、７２・・・ＮＭＯ５ＦＥＴ、７３・・・
バイポーラトランジスタ。 ＊２　区 （ｄ） 手続補正書１発）

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、前記基板と逆導電型で、該基板上
   に形成された第１の半導体層と、前記基板に達するまで
   の深さを有し、かつ前記第１の半導体層を複数に分割す
   る第１の絶縁領域と、前記第１の半導体層に達するまで
   の深さを有し前記基板には達していない第２の絶縁領域
   と、前記第１の半導体層上にあり、前記第１、第２の絶
   縁領域によって分離されている複数の第２の半導体領域
   とを備え、前記第１の絶縁領域によって分離されている
   第２の半導体領域の少なくとも一つにはバイポーラトン
   ジスタが形成され、かつ第２の絶縁領域または第２の絶
   縁領域と第１の絶縁領域とによって分離されている第２
   の半導体領域の少なくとも一つには電界効果トランジス
   タが形成されていることを特徴とするＢｉＣＭＯＳ型半
   導体集積回路装置。
2. （２）一導電型半導体基板全面に該基板と逆導電型の第
   １の半導体層を形成する工程と、前記第１の半導体層上
   に第２の半導体層を形成する工程と、前記第２の半導体
   層と第１の半導体層を貫き、前記半導体基板に達するま
   での深さを有する第１の絶縁領域を形成する工程と、前
   記第２の半導体層を貫き前記第１の半導体層に達するま
   での深さを有し前記基板には達していない第２の絶縁領
   域を形成する工程と、前記第１の絶縁領域によって分離
   された第２の半導体層にバイポーラトランジスタを形成
   する工程と、前記第２の絶縁領域または第２の絶縁領域
   と第１の絶縁領域によって分離された第２の半導体層に
   電界効果トランジスタを形成する工程とを具備すること
   を特徴とするＢｉＣＭＯＳ型半導体集積回路装置の製造
   方法。