JPH03262154A - ＢｉＣＭＯＳ型半導体集積回路の製造方法 - Google Patents
ＢｉＣＭＯＳ型半導体集積回路の製造方法Info
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- JPH03262154A JPH03262154A JP2059932A JP5993290A JPH03262154A JP H03262154 A JPH03262154 A JP H03262154A JP 2059932 A JP2059932 A JP 2059932A JP 5993290 A JP5993290 A JP 5993290A JP H03262154 A JPH03262154 A JP H03262154A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 73
- 229920005591 polysilicon Polymers 0.000 claims abstract description 73
- 238000002955 isolation Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 36
- 239000012535 impurity Substances 0.000 claims description 33
- 238000000605 extraction Methods 0.000 claims description 13
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 35
- 238000007254 oxidation reaction Methods 0.000 abstract description 35
- 238000009792 diffusion process Methods 0.000 abstract description 23
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 174
- 150000004767 nitrides Chemical class 0.000 description 28
- 238000000137 annealing Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 241000282994 Cervidae Species 0.000 description 1
- 101100234408 Danio rerio kif7 gene Proteins 0.000 description 1
- 101100221620 Drosophila melanogaster cos gene Proteins 0.000 description 1
- 101100007330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) COS2 gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 101100398237 Xenopus tropicalis kif11 gene Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009396 hybridization Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体集積回路、特にバイポーラトランジス
タとＣＭＯ３トランジスタを同一半導体基体上に形成す
るＢｉ ＣＭＯ３型半導体集積回路の製造方法に関する
ものである。
タとＣＭＯ３トランジスタを同一半導体基体上に形成す
るＢｉ ＣＭＯ３型半導体集積回路の製造方法に関する
ものである。
（従来の技術）
近年、ＣＭＯ３の高速性を追求するためにバイポーラ素
子を同一チップ上に形成し、ＣＭＯ３の負荷駆動能力を
バイポーラで高めることにより高速化を図ったＢｉ
ＣＭＯ３混載技術が広く用いられるようになってきた。
子を同一チップ上に形成し、ＣＭＯ３の負荷駆動能力を
バイポーラで高めることにより高速化を図ったＢｉ
ＣＭＯ３混載技術が広く用いられるようになってきた。
一般に、ＢｉＣＭＯＳＬＳＩはバイポーラとＣＭＯ３の
特徴を兼ね備えているために、高速高集積、高耐圧、高
負荷駆動能力、低消費電力等の優れた性能を実現できる
ものの、構造的にはバイポーラ素子を搭載するためにエ
ピタキシャル層や分離拡散が必要である。
特徴を兼ね備えているために、高速高集積、高耐圧、高
負荷駆動能力、低消費電力等の優れた性能を実現できる
ものの、構造的にはバイポーラ素子を搭載するためにエ
ピタキシャル層や分離拡散が必要である。
通常、高速バイポーラデバイスの素子間分離は、文献Ｕ
高速バイポーラデバイス（永田穣編）Ｐ１３２〜Ｐ１３
５Ｊで詳細に記述されているように、エピタキシャル成
長層の厚さに対応した深い選択酸化法（以後ＬＯＧＯ３
−１と称す）が採用されている。このＬＯＧＯ３−１に
ついて第３図（ａ）〜（Ｃ）で簡単に説明する。
高速バイポーラデバイス（永田穣編）Ｐ１３２〜Ｐ１３
５Ｊで詳細に記述されているように、エピタキシャル成
長層の厚さに対応した深い選択酸化法（以後ＬＯＧＯ３
−１と称す）が採用されている。このＬＯＧＯ３−１に
ついて第３図（ａ）〜（Ｃ）で簡単に説明する。
まず第３図（ａ）に示すように、Ｐ型Ｓｉ基板１にＮ゛
埋込拡散層２を形成後、Ｎ型エピタキシャル層３、続い
て薄い酸化膜４ 、Ｓｉ３Ｎ４膜５を順に形成する。
埋込拡散層２を形成後、Ｎ型エピタキシャル層３、続い
て薄い酸化膜４ 、Ｓｉ３Ｎ４膜５を順に形成する。
次に、第３図（ｂ）に示すように、５ｉａＮｎ膜５及び
薄い酸化膜４を既知のホトエッチ技術で選択除去し、続
いて５ｔＪ４膜５をマスクにして、エピタキシャル層３
の２程度までシリコンをエツチングする。
薄い酸化膜４を既知のホトエッチ技術で選択除去し、続
いて５ｔＪ４膜５をマスクにして、エピタキシャル層３
の２程度までシリコンをエツチングする。
続いて、シリコンをエツチングした部分にチヤンネル防
止用にＢ゛イオン打込んで、第３図（Ｃ）に示すように
高濃度層６を形成する。次に、５ｉＪａ膜５をマスクと
して選択酸化を行い、同図のように、Ｎ゛埋込拡散層２
に届くように分離酸化膜７を形成する。その後、Ｓｉ３
Ｎ４膜５及び薄い酸化膜４を除去して素子分離が完成す
る。
止用にＢ゛イオン打込んで、第３図（Ｃ）に示すように
高濃度層６を形成する。次に、５ｉＪａ膜５をマスクと
して選択酸化を行い、同図のように、Ｎ゛埋込拡散層２
に届くように分離酸化膜７を形成する。その後、Ｓｉ３
Ｎ４膜５及び薄い酸化膜４を除去して素子分離が完成す
る。
以上のように、高速バイポーラデバイスでは、素子間容
量や基板容量を低減して高速性能を確保するためと、素
子間を完全に分離するために、シリコンをエツチングし
た後に厚い酸化膜を形成して素子間分離を行なう必要が
ある。
量や基板容量を低減して高速性能を確保するためと、素
子間を完全に分離するために、シリコンをエツチングし
た後に厚い酸化膜を形成して素子間分離を行なう必要が
ある。
一方、ＣＭＯＳデバイスでは、デバイス動作が表面チャ
ンネルによって制御されるため、素子間分離はバイポー
ラデバイスはどの厚さは必要なく、従って、シリコンの
エツチングをしない選択酸化法（以後ＬＯＧＯ３−２と
称す）が採用されている。このＬ ＯＧ ＯＳ −２の
工程について第４図を用いて簡単に説明する。
ンネルによって制御されるため、素子間分離はバイポー
ラデバイスはどの厚さは必要なく、従って、シリコンの
エツチングをしない選択酸化法（以後ＬＯＧＯ３−２と
称す）が採用されている。このＬ ＯＧ ＯＳ −２の
工程について第４図を用いて簡単に説明する。
まず第４図（ａ）に示すように、Ｐ型Ｓｉ基板１）に薄
い酸化膜１２とＳｉ、Ｎ４膜１３を積層して選択的に形
成する。
い酸化膜１２とＳｉ、Ｎ４膜１３を積層して選択的に形
成する。
続いて、５ｉＪ４膜１３をマスクとして選択酸化を行な
い、第４図（ｂ）に示すように分離酸化膜１４を形成し
て素子分離が完成する。
い、第４図（ｂ）に示すように分離酸化膜１４を形成し
て素子分離が完成する。
このように、ＣＭＯＳデバイスでは、バイポーラデバイ
スに比べて薄い選択酸化膜で素子分離が可能であり、シ
リコンをエツチングする工程は不要となっている。
スに比べて薄い選択酸化膜で素子分離が可能であり、シ
リコンをエツチングする工程は不要となっている。
以上のように、ＬＯＧＯ３−１又はＬＯＧＯ３２のいず
れにおいても、選択酸化時に形成される厚い酸化膜（以
後フィールド酸化膜と称す）を利用して素子分離を行な
う点に違いはないが、前者では厚い酸化膜による体積膨
張で表面に大きな段差ができるのを防くため、シリコン
をエツチングする点に特徴がある。これらのフィールド
酸化膜は、以後の工程で自己整合的にベースやエミッタ
あるいはソースやドレインなどの拡散層や、コンタクト
を形成するのに使われ、工程の簡略化や素子面積の低減
によって大きな効果があり、バイポーラの場合は１〜２
ｐｍ 、 ＣＭ ＯＳの場合は０．５〜１μｍ程度の
厚さで形成されている。
れにおいても、選択酸化時に形成される厚い酸化膜（以
後フィールド酸化膜と称す）を利用して素子分離を行な
う点に違いはないが、前者では厚い酸化膜による体積膨
張で表面に大きな段差ができるのを防くため、シリコン
をエツチングする点に特徴がある。これらのフィールド
酸化膜は、以後の工程で自己整合的にベースやエミッタ
あるいはソースやドレインなどの拡散層や、コンタクト
を形成するのに使われ、工程の簡略化や素子面積の低減
によって大きな効果があり、バイポーラの場合は１〜２
ｐｍ 、 ＣＭ ＯＳの場合は０．５〜１μｍ程度の
厚さで形成されている。
さて、従来の高速ＢｉＣＭＯＳでは、分離工程が簡単で
あるために、ＣＭＯ３の性能を主体に考えたＬ ＯＧ
ＯＳ −２の素子分離が一般的に採用されている。
あるために、ＣＭＯ３の性能を主体に考えたＬ ＯＧ
ＯＳ −２の素子分離が一般的に採用されている。
（発明が解決しようとする課題）
しかるに、高速Ｂ ｉ ＣＭ ＯＳにおいて、 Ｉ−Ｏ
ＣＯＳ２の素子分離を用いる方法では、高速ハイボラの
特性の一部が犠牲になる、特に基板間容量や素子間分離
容量の増大が問題となっていた。
ＣＯＳ２の素子分離を用いる方法では、高速ハイボラの
特性の一部が犠牲になる、特に基板間容量や素子間分離
容量の増大が問題となっていた。
一方、Ｌ ＯＧ ＯＳ−１の分離方法をＢｉ ＣＭＯ
３構造に適用すると、第３図（Ｃ）で明らかなように厚
い分離酸化膜７を形成するとき酸化膜が横方向へつき出
す所謂バーズ・ビーク７ａが大きくなり、素子分離面積
の増大を招くという欠点があった。
３構造に適用すると、第３図（Ｃ）で明らかなように厚
い分離酸化膜７を形成するとき酸化膜が横方向へつき出
す所謂バーズ・ビーク７ａが大きくなり、素子分離面積
の増大を招くという欠点があった。
このことは、バイポーラデバイスの特性は確保できるも
のの、０Ｍ０３部の集積度の低下や、ＬＯＧＯ３−２で
設計されている慣習的なＣＭＯ３のデザインルールがそ
のまま使えないという致命的な欠点を有することになる
。ＢｉＣＭＯＳ技術では、ＣＭＯ３のもつ豊富な回路ラ
イブラリィを活すために、−Ｃ的にはＣＭＯ３のデザイ
ンルールとコンパチブルになるように設計する要求が強
く、その結果、前述したようにＬＯＧＯ３−２の素子分
離が主流となっていた。
のの、０Ｍ０３部の集積度の低下や、ＬＯＧＯ３−２で
設計されている慣習的なＣＭＯ３のデザインルールがそ
のまま使えないという致命的な欠点を有することになる
。ＢｉＣＭＯＳ技術では、ＣＭＯ３のもつ豊富な回路ラ
イブラリィを活すために、−Ｃ的にはＣＭＯ３のデザイ
ンルールとコンパチブルになるように設計する要求が強
く、その結果、前述したようにＬＯＧＯ３−２の素子分
離が主流となっていた。
また、ＬＯＣＯ３−１とＬＯＧＯ３−２の工程を単純に
連続させる方法も考えられるが、特にポリシリコンを選
択酸化して自己整合的に高速バイポーラを作る場合、選
択酸化が３回に及ぶなど工程が長く複雑になるばかりか
、熱処理量も増えて拡散層のコントロールが難かしくな
るなど、実用的ではなかった。
連続させる方法も考えられるが、特にポリシリコンを選
択酸化して自己整合的に高速バイポーラを作る場合、選
択酸化が３回に及ぶなど工程が長く複雑になるばかりか
、熱処理量も増えて拡散層のコントロールが難かしくな
るなど、実用的ではなかった。
以上述べてきたように、いずれの方法をＢｉＣＭＯＳに
採用しても、バイポーラトランジスタの容量の増大を招
いたり、あるいは、ＣＭＯＳトランジスタの集積度の低
下や慣習的なＣＭＯ３のデザインルールが使えないとい
う問題点、または工程が長く複雑で実用的でないなどの
問題点があり、技術的に満足できるものは得られなかっ
た。
採用しても、バイポーラトランジスタの容量の増大を招
いたり、あるいは、ＣＭＯＳトランジスタの集積度の低
下や慣習的なＣＭＯ３のデザインルールが使えないとい
う問題点、または工程が長く複雑で実用的でないなどの
問題点があり、技術的に満足できるものは得られなかっ
た。
この発明は、以」二述べたハイボーラトランノス０
夕の容量増大とＣＭＯ３Ｉ−ランジスクの集積度低下や
慣習的なＣＭＯＳのデザインルールが使えないという問
題点、さらには工程が長く複雑で実用的でないという問
題点を除去してＢｉ ＣＭＯ３型半導体集積回路にお
ける素子間分離を可能とするＢｉＣＭＯＳ型半導体集積
回路の製造方法を提供することを目的とする。
慣習的なＣＭＯＳのデザインルールが使えないという問
題点、さらには工程が長く複雑で実用的でないという問
題点を除去してＢｉ ＣＭＯ３型半導体集積回路にお
ける素子間分離を可能とするＢｉＣＭＯＳ型半導体集積
回路の製造方法を提供することを目的とする。
さらにこの発明は、ベース直列抵抗が低く、高周波特性
の優れたバイポーラトランジスタを混載することができ
、かつバイポーラトランジスタの集積度向上も図ること
ができるＢｉＣＭＯＳ型半導体集積回路の製造方法を提
供することを目的とする。
の優れたバイポーラトランジスタを混載することができ
、かつバイポーラトランジスタの集積度向上も図ること
ができるＢｉＣＭＯＳ型半導体集積回路の製造方法を提
供することを目的とする。
（課題を解決するだめの手段）
この発明では、バイポーラトランジスタの素子分離領域
の半導体基体を必要な厚さだけ除去した上で選択酸化し
て厚くバイポーラトランジスタ素子分離用の第１の分離
酸化膜を形成した後、バイポーラトランジスタ形成領域
上に堆積されたポリシリコン層を選択酸化する際に同時
にＰＭＯＳお１ よびＮＭＯ３Ｉ−ランジスタの素子分離領域を選択酸化
してＰＭＯＳおよびＮＭＯＳトランジスタ素子分離用の
第２の分離酸化膜を形成する。
の半導体基体を必要な厚さだけ除去した上で選択酸化し
て厚くバイポーラトランジスタ素子分離用の第１の分離
酸化膜を形成した後、バイポーラトランジスタ形成領域
上に堆積されたポリシリコン層を選択酸化する際に同時
にＰＭＯＳお１ よびＮＭＯ３Ｉ−ランジスタの素子分離領域を選択酸化
してＰＭＯＳおよびＮＭＯＳトランジスタ素子分離用の
第２の分離酸化膜を形成する。
また、前記ポリシリコン層は前記選択酸化によりバイポ
ーラトランジスタのサイドベース、エミッタ、コし・フ
タの各引出し電極に分かれるが、この各電極ポリシリコ
ン層からの不純物拡散でバイポーラトランジスタのサイ
ドベース層、エミッタ層、コレクタ表面高濃度層を形成
する。
ーラトランジスタのサイドベース、エミッタ、コし・フ
タの各引出し電極に分かれるが、この各電極ポリシリコ
ン層からの不純物拡散でバイポーラトランジスタのサイ
ドベース層、エミッタ層、コレクタ表面高濃度層を形成
する。
さらに、前記選択酸化の前におけるＭＯＳトランジスタ
のチャネルストッパ層形成時、前記選択酸化のためのマ
スク層がエミッタ形成領域の周辺で除去された部分を通
して同時にイオン注入を行うことにより、予め形成され
たバイポーラトランジスタのメインベース層内にブリッ
ジベース層（サイドベース層とエミツタ層とを接続する
高濃度ベース層）を形成する。
のチャネルストッパ層形成時、前記選択酸化のためのマ
スク層がエミッタ形成領域の周辺で除去された部分を通
して同時にイオン注入を行うことにより、予め形成され
たバイポーラトランジスタのメインベース層内にブリッ
ジベース層（サイドベース層とエミツタ層とを接続する
高濃度ベース層）を形成する。
また、ＰＭＯＳ，ＮＭＯＳトランジスタおよびバイポー
ラトランジスタ完成後、半導体基体上の全面には中間絶
縁膜が形成され、この中間絶縁膜２ にはコンタクト開口が行われるが、バイポーラトランジ
スタ上においては、中間絶縁膜を一括して除去してコン
タクト開口（ポリシリコン引出し電極の露出）を行う。
ラトランジスタ完成後、半導体基体上の全面には中間絶
縁膜が形成され、この中間絶縁膜２ にはコンタクト開口が行われるが、バイポーラトランジ
スタ上においては、中間絶縁膜を一括して除去してコン
タクト開口（ポリシリコン引出し電極の露出）を行う。
（作 用）
上記この発明においては、トランジスタの種類に応じて
最適な分離酸化膜、すなわち、バイポーラトランジスタ
においては厚い分離酸化膜、ＰＭＯＳＮＭＯＳトランジ
スタにおいては、該Ｉ−ランジスタ用の慣習的な分離酸
化膜が形成される。しかも、ＰＭＯＳ，ＮＭＯＳトラン
ジスタ用の慣習的な分離酸化膜は、バイポーラトランジ
スタ形成領域上のポリシリコン層の選択酸化工程を利用
して形成される。
最適な分離酸化膜、すなわち、バイポーラトランジスタ
においては厚い分離酸化膜、ＰＭＯＳＮＭＯＳトランジ
スタにおいては、該Ｉ−ランジスタ用の慣習的な分離酸
化膜が形成される。しかも、ＰＭＯＳ，ＮＭＯＳトラン
ジスタ用の慣習的な分離酸化膜は、バイポーラトランジ
スタ形成領域上のポリシリコン層の選択酸化工程を利用
して形成される。
また、ＭＯＳトランジスタのチャネルストッパ層形成工
程を利用して、バイポーラトランジスタのメインベース
層内にブリッジベース層が形成される。このブリッジベ
ース層は、ベース直列抵抗を小さくする。
程を利用して、バイポーラトランジスタのメインベース
層内にブリッジベース層が形成される。このブリッジベ
ース層は、ベース直列抵抗を小さくする。
また、選択酸化により各引出し電極に分かれた各ポリシ
リコン層からの不純物拡散を利用するので、ポリシリコ
ン層の選択酸化により、ベース・エミツタ層の自己整合
形成が可能となる。さらに、各ポリシリコン引出し電極
の周囲が比較的厚い酸化膜で囲まれるので、バイポーラ
トランジスタ上においては、中間絶縁膜を一括除去して
自己整合的にコンタクト開口（引出し電極の露出）を行
うことができる。これらの工程は、バイポーラトランジ
スタの集積度の向上に有利となる。
リコン層からの不純物拡散を利用するので、ポリシリコ
ン層の選択酸化により、ベース・エミツタ層の自己整合
形成が可能となる。さらに、各ポリシリコン引出し電極
の周囲が比較的厚い酸化膜で囲まれるので、バイポーラ
トランジスタ上においては、中間絶縁膜を一括除去して
自己整合的にコンタクト開口（引出し電極の露出）を行
うことができる。これらの工程は、バイポーラトランジ
スタの集積度の向上に有利となる。
（実施例）
以下この発明の実施例を図面を参照して説明する。まず
第１の実施例について第１図（ａ）〜（ｍ）を参照して
説明する。
第１の実施例について第１図（ａ）〜（ｍ）を参照して
説明する。
第１の実施例では、まず第１図（ａ）に示すように、Ｐ
型半導体基板２１の表面部にＮ゛およびＰ＋の埋込拡散
層２２．２３を形成する。Ｎ４埋込拡散層２２は、ＮＰ
Ｎ トランジスタのコレクタシリーズ抵抗を下げるため
と、ＰＭＯＳトランジスタが寄生バイポーラ動作を起こ
さないようにするため、それぞれの形成領域にＡｓやｓ
ｂを用いて２０〜１００Ω３ ４ ／日程度に拡散形成される。Ｐ゛埋込拡散層２３は、Ｎ
ＰＮ トランジスタの素子分離領域に予めイオン注入法
等で形成されるもので、後の工程で行なわれる酸化膜分
離による素子分離が着実に行なわれるように、通常Ｂ（
ボロン）を用いて５０〜３００Ω／口に拡散形成される
。また、Ｐ゛埋込拡散層２３は、ＮＭＯＳトランジスタ
が寄生バイポーラ動作を起こさないように、該ＮＭＯＳ
トランジスタ形成領域にも同時に形成される。
型半導体基板２１の表面部にＮ゛およびＰ＋の埋込拡散
層２２．２３を形成する。Ｎ４埋込拡散層２２は、ＮＰ
Ｎ トランジスタのコレクタシリーズ抵抗を下げるため
と、ＰＭＯＳトランジスタが寄生バイポーラ動作を起こ
さないようにするため、それぞれの形成領域にＡｓやｓ
ｂを用いて２０〜１００Ω３ ４ ／日程度に拡散形成される。Ｐ゛埋込拡散層２３は、Ｎ
ＰＮ トランジスタの素子分離領域に予めイオン注入法
等で形成されるもので、後の工程で行なわれる酸化膜分
離による素子分離が着実に行なわれるように、通常Ｂ（
ボロン）を用いて５０〜３００Ω／口に拡散形成される
。また、Ｐ゛埋込拡散層２３は、ＮＭＯＳトランジスタ
が寄生バイポーラ動作を起こさないように、該ＮＭＯＳ
トランジスタ形成領域にも同時に形成される。
続いて、半導体基板２１上に第１図（ｂ）に示すように
、２μｍ程度のＮ−エピタキシャル層２４を成長させる
。このエピタキシャル層２４は、ＮＰＮ トランジスタ
の素子特性とＰＭＯＳトランジスタのゲートスレッシュ
ホルド電圧を制御できるように濃度および厚さが決めら
れる。
、２μｍ程度のＮ−エピタキシャル層２４を成長させる
。このエピタキシャル層２４は、ＮＰＮ トランジスタ
の素子特性とＰＭＯＳトランジスタのゲートスレッシュ
ホルド電圧を制御できるように濃度および厚さが決めら
れる。
続いて、第１図（Ｃ）に示すように、選択的にＰ型不純
物であるＢ（ポロン）をイオン注入し、１）００°Ｃで
その不純物を引きのばし拡散させることにより、ＮＭＯ
３）ランシスタのスレッシュホルド電圧を決定するＰウ
ェル層２５をエピタキシャル層５ ２４内に形成する。この時、および前記エピタキシャル
層形成時、熱処理によりＰ゛埋込拡散層２３が半導体基
板２１から上方拡散し、エピタキシャル層２４の表面か
ら拡散形成されるＰウェル層２５と接近する。これ以降
の熱処理によってＰ゛埋込拡散層２３とＰウェル層２５
が確実に接続されるので、図中では接続したものとして
示している。
物であるＢ（ポロン）をイオン注入し、１）００°Ｃで
その不純物を引きのばし拡散させることにより、ＮＭＯ
３）ランシスタのスレッシュホルド電圧を決定するＰウ
ェル層２５をエピタキシャル層５ ２４内に形成する。この時、および前記エピタキシャル
層形成時、熱処理によりＰ゛埋込拡散層２３が半導体基
板２１から上方拡散し、エピタキシャル層２４の表面か
ら拡散形成されるＰウェル層２５と接近する。これ以降
の熱処理によってＰ゛埋込拡散層２３とＰウェル層２５
が確実に接続されるので、図中では接続したものとして
示している。
次に、以上で構成された半導体基体の表面に、第１図（
ｄ）で示すように５００人程鹿の薄い酸化膜２６と２０
００人程度０窒化膜２７を成長させた後、同図に示すよ
うに、ＮＰＮ トランジスタの素子分離する領域の窒化
膜２７および薄い酸化膜２６を選択的に除去し、その部
分のエピタキシャル層２４を膜厚の２程度まで窒化膜２
７をマスクとしてエツチングした後、その部分のエピタ
キシャル層２４を窒化膜２７をマスクとして選択酸化を
行い、ＮＰＮ トランジスタ素子分離用の第１の分離酸
化膜２８をＮ゛埋込拡散層２２に届くまで厚く形成する
。このとき、埋込拡散層２２．２３やＰウェル層２５の
不純物プロファイルがあまり変６ 化しないように、高圧酸化法によって比較的低温で第１
の分離酸化膜２８を形成する。例えば、圧カフ気圧で１
０００°Ｃならば１２０分程度の酸化を行い、厚さ２ｐ
の酸化膜を形成する。
ｄ）で示すように５００人程鹿の薄い酸化膜２６と２０
００人程度０窒化膜２７を成長させた後、同図に示すよ
うに、ＮＰＮ トランジスタの素子分離する領域の窒化
膜２７および薄い酸化膜２６を選択的に除去し、その部
分のエピタキシャル層２４を膜厚の２程度まで窒化膜２
７をマスクとしてエツチングした後、その部分のエピタ
キシャル層２４を窒化膜２７をマスクとして選択酸化を
行い、ＮＰＮ トランジスタ素子分離用の第１の分離酸
化膜２８をＮ゛埋込拡散層２２に届くまで厚く形成する
。このとき、埋込拡散層２２．２３やＰウェル層２５の
不純物プロファイルがあまり変６ 化しないように、高圧酸化法によって比較的低温で第１
の分離酸化膜２８を形成する。例えば、圧カフ気圧で１
０００°Ｃならば１２０分程度の酸化を行い、厚さ２ｐ
の酸化膜を形成する。
次に、第１図（ｅ）に示すように、ＮＰＮ トランジス
タ形成領域の残存酸化膜２６及び残存窒化膜２７を選択
的に除去した後、図示しないレジストパターンをマスク
としてＢＦ２などのＰ型不純物をイオン注入によって選
択的に導入することにより、ＮＰＮ トランジスタの非
常に浅いメインベース層２９をエピタキシャル層２４、
特にＮＰＮ トランジスタ形成領域中ベース形成領域の
エピタキシャル層２４に形成する。ここで、ＢＦ２ は
硼素を含む重い化合物であるため、加速電圧４０ｋｅＶ
で５×１０ ” ｃｍ −”程度注入し、９００°Ｃの
アニールにより、拡散深さ０．２μｍが得られる。
タ形成領域の残存酸化膜２６及び残存窒化膜２７を選択
的に除去した後、図示しないレジストパターンをマスク
としてＢＦ２などのＰ型不純物をイオン注入によって選
択的に導入することにより、ＮＰＮ トランジスタの非
常に浅いメインベース層２９をエピタキシャル層２４、
特にＮＰＮ トランジスタ形成領域中ベース形成領域の
エピタキシャル層２４に形成する。ここで、ＢＦ２ は
硼素を含む重い化合物であるため、加速電圧４０ｋｅＶ
で５×１０ ” ｃｍ −”程度注入し、９００°Ｃの
アニールにより、拡散深さ０．２μｍが得られる。
次に、第１図（ｆ）に示すように、半導体基体上の全面
にポリシリコン層３０を２０００〜５０００人の厚さに
成長させ、さらにその上に５００人程鹿の薄い酸化膜３
１．１５００人程度０窒化膜３２を積層させる。
にポリシリコン層３０を２０００〜５０００人の厚さに
成長させ、さらにその上に５００人程鹿の薄い酸化膜３
１．１５００人程度０窒化膜３２を積層させる。
続いて、第１図（６）に示すように、ＰＭＯ５゜ＮＭＯ
Ｓトランジスタ形成領域上の窒化膜３２薄い酸化膜３１
．ポリシリコン層３０を公知の技術で順に選択除去する
。
Ｓトランジスタ形成領域上の窒化膜３２薄い酸化膜３１
．ポリシリコン層３０を公知の技術で順に選択除去する
。
次に、第１図（ｈ）のように、窒化膜２７をＰＭＯＳＮ
ＭＯＳトランジスタのアクティブ領域」二を残して選択
除去する。同時に、窒化膜３２を、ＮＰＮトランジスタ
のサイドベース、エミッタ、コレクタの各引出し電極と
なるポリシリコン層３０上を除いて選択除去する。これ
により、窒化Ｈり２７３２は窒化膜パターン２７ａ、２
７ｂ ３２ａ３２ｂ、３２ｃとなる。
ＭＯＳトランジスタのアクティブ領域」二を残して選択
除去する。同時に、窒化膜３２を、ＮＰＮトランジスタ
のサイドベース、エミッタ、コレクタの各引出し電極と
なるポリシリコン層３０上を除いて選択除去する。これ
により、窒化Ｈり２７３２は窒化膜パターン２７ａ、２
７ｂ ３２ａ３２ｂ、３２ｃとなる。
次に、第１図０）に示すように、図示しないレジストを
マスクとしてイオン注入法によりＮＭＯＳトランジスタ
のチャネルストッパ層３３及びＰＭＯＳトランジスタの
チャネルストッパ層３４をそれぞれＰウェルＮ２５およ
びＰＭＯＳトランジスタ形成領域のエピタキシャル層２
４に形成する。
マスクとしてイオン注入法によりＮＭＯＳトランジスタ
のチャネルストッパ層３３及びＰＭＯＳトランジスタの
チャネルストッパ層３４をそれぞれＰウェルＮ２５およ
びＰＭＯＳトランジスタ形成領域のエピタキシャル層２
４に形成する。
７
８
この後、残された窒化膜パターン２７ａ、２７ｂ３２ａ
、３２ｂ、３２ｃをマスクとして第２の選択酸化を行う
。この第２の選択酸化により、第１図（ｊｌに示すよう
にポリシリコン層３０は、ＮＰＮトランジスタのサイド
ベース引出し電極としてのポリシリコン層３０ａ、同１
−ランジスタのエミッタ引出し電極としてのポリシリコ
ン層３０ｂ、同トランジスタのコレクタ引出し電極とし
てのポリシリコン層３０ｃに分離される。３５はポリシ
リコン層３０から変換された酸化膜である。同時に、Ｐ
ウェル層２５およびＰＭＯＳトランジスタ形成領域のエ
ピタキシャル層２４０表面にはＰＭＯＳ゜ＮＭＯＳトラ
ンジスタ素子分離用の第２の分離酸化膜３６が形成され
る。この時、第２の選択酸化においても高圧酸化法によ
って比較的低温で処理することが望ましく、例えば７気
圧、温度１０００°Ｃにおいて２０分程度の酸化で４０
００〜６０００人の膜厚のＭＯ３Ｉ−ランジスタの分離
に最適な酸化膜を得る。
、３２ｂ、３２ｃをマスクとして第２の選択酸化を行う
。この第２の選択酸化により、第１図（ｊｌに示すよう
にポリシリコン層３０は、ＮＰＮトランジスタのサイド
ベース引出し電極としてのポリシリコン層３０ａ、同１
−ランジスタのエミッタ引出し電極としてのポリシリコ
ン層３０ｂ、同トランジスタのコレクタ引出し電極とし
てのポリシリコン層３０ｃに分離される。３５はポリシ
リコン層３０から変換された酸化膜である。同時に、Ｐ
ウェル層２５およびＰＭＯＳトランジスタ形成領域のエ
ピタキシャル層２４０表面にはＰＭＯＳ゜ＮＭＯＳトラ
ンジスタ素子分離用の第２の分離酸化膜３６が形成され
る。この時、第２の選択酸化においても高圧酸化法によ
って比較的低温で処理することが望ましく、例えば７気
圧、温度１０００°Ｃにおいて２０分程度の酸化で４０
００〜６０００人の膜厚のＭＯ３Ｉ−ランジスタの分離
に最適な酸化膜を得る。
続いて同第１図（ｊ）に示すように、窒化膜パター９
ン３２ａを除去した後、その下のサイドベース引出し電
極としてのポリシリコン層３０ａにイオン注入などによ
って高濃度のＰ型不純物例えばボロンをＩＱ＋４〜１０
”ｃｍ−”程度導入する。その後、熱酸化処理を施す。
極としてのポリシリコン層３０ａにイオン注入などによ
って高濃度のＰ型不純物例えばボロンをＩＱ＋４〜１０
”ｃｍ−”程度導入する。その後、熱酸化処理を施す。
この熱酸化処理により、ポリシリコン層３０ａからはＰ
型不純物がメインベース層２９中に拡散し、ＮＰＮ ト
ランジスタのサイドベース層３７が形成される。
型不純物がメインベース層２９中に拡散し、ＮＰＮ ト
ランジスタのサイドベース層３７が形成される。
次に、第１口供）に示すように、残された窒化膜パター
ン２７ａ、２７ｂ、３２ｂ、３２ｃと薄い酸化膜２６．
３１をすべて除去し、必要に応じてＰＭＯＳトランジス
タ形成領域のスレッショルド電圧■７をコントロールす
るために該領域のＮ−エピタキシャル層２４の表面濃度
をイオン注入法で調整した後、ＮＭＯ３，ＰＭＯＳトラ
ンジスタのゲート酸化膜３８の形成（同時にポリシリコ
ン層３０ａ、３０ｂ、３０ｃの表面に酸化膜３９が形成
される）とポリシリコンゲート電極４０の形成を行ない
、さらにポリシリコンゲート電極４０の周囲に薄いマス
ク酸化膜４１を形成する。
ン２７ａ、２７ｂ、３２ｂ、３２ｃと薄い酸化膜２６．
３１をすべて除去し、必要に応じてＰＭＯＳトランジス
タ形成領域のスレッショルド電圧■７をコントロールす
るために該領域のＮ−エピタキシャル層２４の表面濃度
をイオン注入法で調整した後、ＮＭＯ３，ＰＭＯＳトラ
ンジスタのゲート酸化膜３８の形成（同時にポリシリコ
ン層３０ａ、３０ｂ、３０ｃの表面に酸化膜３９が形成
される）とポリシリコンゲート電極４０の形成を行ない
、さらにポリシリコンゲート電極４０の周囲に薄いマス
ク酸化膜４１を形成する。
０
次に、第１図（ｆｆ）に示すように、図示しないレジス
トをマスクとしてＮＭＯＳトランジスタのソス・ドレイ
ンとなる領域部及びＮＰＮ トランジスタノエミッタ引
出し電極およびコレクタ引出し電極としてのポリシリコ
ン層３０ｂ ３０ｃにそれぞれＮ型不純物としてＡｓ
をＩ Ｏ” ｃｍ −２程度の高濃度でイオン注入する
。続いてレジストを除去し、９５０°Ｃでアニールする
ことにより、前記不純物が注入されたＰウェル層２５の
ＮＭＯＳトランジスタのソース・ドレイン領域となる部
分にＮＭＯＳトランジスタのソース・ドレイン層４２を
形成する。この時、同時にポリシリコン層３０ｂ、３０
ｃからはそれぞれＮ型不純物がメインベース層２９およ
びコレクタとしてのエピタキシャル層２４に拡散され、
Ｎ Ｐ Ｎ Ｉ−ランジスタのエミツタ層４３及びコレ
クタ表面高濃度層４４が形成される。この時同時にサイ
ドベース層３７もさらに深く拡散される。
トをマスクとしてＮＭＯＳトランジスタのソス・ドレイ
ンとなる領域部及びＮＰＮ トランジスタノエミッタ引
出し電極およびコレクタ引出し電極としてのポリシリコ
ン層３０ｂ ３０ｃにそれぞれＮ型不純物としてＡｓ
をＩ Ｏ” ｃｍ −２程度の高濃度でイオン注入する
。続いてレジストを除去し、９５０°Ｃでアニールする
ことにより、前記不純物が注入されたＰウェル層２５の
ＮＭＯＳトランジスタのソース・ドレイン領域となる部
分にＮＭＯＳトランジスタのソース・ドレイン層４２を
形成する。この時、同時にポリシリコン層３０ｂ、３０
ｃからはそれぞれＮ型不純物がメインベース層２９およ
びコレクタとしてのエピタキシャル層２４に拡散され、
Ｎ Ｐ Ｎ Ｉ−ランジスタのエミツタ層４３及びコレ
クタ表面高濃度層４４が形成される。この時同時にサイ
ドベース層３７もさらに深く拡散される。
続いて再び図示しないレジストをマスクとしてＰ Ｍ
ＯＳ ）ランジスクのソース ドレインとなる領域部及
びサイドベース引出し電極としてのポリシリコン層３０
ａに、第１図（１）で示すように、１０１５ ｃｍ −
２程度の高濃度でＰ型不純物例えばＢＦ２”をイオン注
入する。その後、第１図（ｍ）で示すように半導体基体
上の全面に中間絶縁膜としてＢＰＳＧ層４５層形５し、
平滑化のためのアニールを行うが、このアニールによっ
て前記不純物は活性化され、ＰＭＯＳトランジスタ形成
領域のエピタキシャル層２４内にはＰＭＯＳトランジス
タのソース・ドレイン層４６が形成される。また、ポリ
シリコン層り０ａ内の不純物は、該ポリシリコン層３０
ａの抵抗値をより下げる働きをする。
ＯＳ ）ランジスクのソース ドレインとなる領域部及
びサイドベース引出し電極としてのポリシリコン層３０
ａに、第１図（１）で示すように、１０１５ ｃｍ −
２程度の高濃度でＰ型不純物例えばＢＦ２”をイオン注
入する。その後、第１図（ｍ）で示すように半導体基体
上の全面に中間絶縁膜としてＢＰＳＧ層４５層形５し、
平滑化のためのアニールを行うが、このアニールによっ
て前記不純物は活性化され、ＰＭＯＳトランジスタ形成
領域のエピタキシャル層２４内にはＰＭＯＳトランジス
タのソース・ドレイン層４６が形成される。また、ポリ
シリコン層り０ａ内の不純物は、該ポリシリコン層３０
ａの抵抗値をより下げる働きをする。
この後にＢＰＳＧ層４５層形５酸化膜３８．３９に第１
図（ｍ）に示すようにコンタクトホール４７を開孔する
が、ＮＰＮ）ランジスク上のコンタクトホール４７は、
ポリシリコン層３０ａ、３０ｂ３０Ｃがすべて比較的厚
い酸化膜３５で周囲が囲まれているため、−括してＢＰ
ＳＣ，層４５および酸化膜３９を除去して自己整合的に
形成し、ポリシリコン層３０ａ、３０ｂ、３０ｃを露出
させる。
図（ｍ）に示すようにコンタクトホール４７を開孔する
が、ＮＰＮ）ランジスク上のコンタクトホール４７は、
ポリシリコン層３０ａ、３０ｂ３０Ｃがすべて比較的厚
い酸化膜３５で周囲が囲まれているため、−括してＢＰ
ＳＣ，層４５および酸化膜３９を除去して自己整合的に
形成し、ポリシリコン層３０ａ、３０ｂ、３０ｃを露出
させる。
１
２
続いて、図示は省略するが、金属配線を施してＢｉ
ＣＭＯ３型半導体集積回路を完成する。
ＣＭＯ３型半導体集積回路を完成する。
第２図はこの発明の第２の実施例を示す。この第２の実
施例では、半導体基体上の全面にポリシリコン層３０．
酸化膜３１．窒化膜３２を形成した後、これらをＭＯ３
＋−ランジスタの形成領域上から除去する工程（第２図
（ｇ）工程）までは第１の実施例と同一工程を進める。
施例では、半導体基体上の全面にポリシリコン層３０．
酸化膜３１．窒化膜３２を形成した後、これらをＭＯ３
＋−ランジスタの形成領域上から除去する工程（第２図
（ｇ）工程）までは第１の実施例と同一工程を進める。
そこで、この工程までは要点を簡単に説明すると、まず
Ｐ型半導体基板２１にＮ゛埋込拡散層２２とＰ゛埋込拡
散層２３を形成（第２図（ａ））した後、基板２１上に
Ｎ−エピタキシャル層２４を形成する（第２図（ｂ））
。そのエピタキシャル層２４の一部にＰウェル層２５を
形成する（第２図（Ｃ））。以上で構成された半導体基
体上の全面に酸化膜２６と窒化膜２７を形成し、その一
部を除去し、その部分のエピタキシャル層２４を所定の
厚さ除去した後、選択酸化を行うことにより、ＮＰＮ
トランジスタ素子分離用の厚い第１の分離酸化膜２８を
形成する（第２図（ｄ））。
Ｐ型半導体基板２１にＮ゛埋込拡散層２２とＰ゛埋込拡
散層２３を形成（第２図（ａ））した後、基板２１上に
Ｎ−エピタキシャル層２４を形成する（第２図（ｂ））
。そのエピタキシャル層２４の一部にＰウェル層２５を
形成する（第２図（Ｃ））。以上で構成された半導体基
体上の全面に酸化膜２６と窒化膜２７を形成し、その一
部を除去し、その部分のエピタキシャル層２４を所定の
厚さ除去した後、選択酸化を行うことにより、ＮＰＮ
トランジスタ素子分離用の厚い第１の分離酸化膜２８を
形成する（第２図（ｄ））。
ＮＰＮトランジスタ形成領域上から残存窒化膜３
２７および残存酸化膜２６を除去し、イオン注入を行っ
てＮＰ’Ｎトランジスタのメインベース層２９を形成す
る（第２図（ｅ））。その後、半導体基体上の全面にポ
リシリコン層３０．酸化膜３１窒化膜３２を形成しく第
２図（ｆ））、これをＭＯＳトランジスタ形成領域上か
らは除去する（第２図（ｇ））。
てＮＰ’Ｎトランジスタのメインベース層２９を形成す
る（第２図（ｅ））。その後、半導体基体上の全面にポ
リシリコン層３０．酸化膜３１窒化膜３２を形成しく第
２図（ｆ））、これをＭＯＳトランジスタ形成領域上か
らは除去する（第２図（ｇ））。
このようにして第２図（ｇ）の構造を得たならば、次に
第２図（ｈ）に示すように、窒化膜２７をＰＭＯＳＮＭ
ＯＳトランジスタのアクティブ領域上に窒化膜パターン
２７ａ、２７ｂとして残して公知の技術で選択的に除去
する。
第２図（ｈ）に示すように、窒化膜２７をＰＭＯＳＮＭ
ＯＳトランジスタのアクティブ領域上に窒化膜パターン
２７ａ、２７ｂとして残して公知の技術で選択的に除去
する。
次に、図示しないレジストパターンを半導体基体上に形
成して、それをマスクとして第２図（ｉ）に示すＰＭＯ
Ｓトランジスタのチャネルストッパ層３４形成用のＮ型
不純物のイオン注入を行う。続いて再度第２図（ト）に
示すようにレジストパターン５１を形成した後、まず、
そのレジストパターン５１をマスクとして窒化膜３２の
バターニングを行うことにより、ＮＰＮ トランジスタ
のサイドへ４ −ス、エミッタ、コレクタの各引出し電極となるポリシ
リコン層３０上に残る窒化膜パターン３２ａ３２ｂ、３
２Ｃを形成する。次に、レジストパターン５１をマスク
としてＰ型不純物たとえばＢのイオン注入を行うことに
より、Ｐウェル層２５内にＮＭＯＳトランジスタのチャ
ネルストッパ層３３形成用の不純物を打込み、同時にエ
ミッタ形成領域の周辺で前記窒化膜３２が除去された部
分からポリシリコン層３０を通してメインベース層２９
内にブリッジヘース層５２形成用の不純物を打込む。そ
の後、レジストパターン５１を除去した上で、９００”
Ｃ程度の温度でアニールする。このアニールにより前記
打込み不純物が活性化され、ＰＭＯＳトランジスタ形成
領域のエピタキシャル層２４内およびＰウェル層２５内
にチャネルストッパ層３４．３３が形成され、メインベ
ース層２９内にはエミッタ形成予定領域の周囲に位置し
てブリッジヘース層５２が形成される。
成して、それをマスクとして第２図（ｉ）に示すＰＭＯ
Ｓトランジスタのチャネルストッパ層３４形成用のＮ型
不純物のイオン注入を行う。続いて再度第２図（ト）に
示すようにレジストパターン５１を形成した後、まず、
そのレジストパターン５１をマスクとして窒化膜３２の
バターニングを行うことにより、ＮＰＮ トランジスタ
のサイドへ４ −ス、エミッタ、コレクタの各引出し電極となるポリシ
リコン層３０上に残る窒化膜パターン３２ａ３２ｂ、３
２Ｃを形成する。次に、レジストパターン５１をマスク
としてＰ型不純物たとえばＢのイオン注入を行うことに
より、Ｐウェル層２５内にＮＭＯＳトランジスタのチャ
ネルストッパ層３３形成用の不純物を打込み、同時にエ
ミッタ形成領域の周辺で前記窒化膜３２が除去された部
分からポリシリコン層３０を通してメインベース層２９
内にブリッジヘース層５２形成用の不純物を打込む。そ
の後、レジストパターン５１を除去した上で、９００”
Ｃ程度の温度でアニールする。このアニールにより前記
打込み不純物が活性化され、ＰＭＯＳトランジスタ形成
領域のエピタキシャル層２４内およびＰウェル層２５内
にチャネルストッパ層３４．３３が形成され、メインベ
ース層２９内にはエミッタ形成予定領域の周囲に位置し
てブリッジヘース層５２が形成される。
この後は、再び第１の実施例と同様の工程となる。すな
わち、残された窒化膜パターン２７ａ。
わち、残された窒化膜パターン２７ａ。
２７ｂ、３２ａ、３２ｂ、３２ｃをマスクとして第２の
選択酸化を行う。この第２の選択酸化により、第２図０
）に示すようにポリシリコン層３０は、ＮＰＮ ｌ−ラ
ンジスタのサイドベース引出し電極としてのポリシリコ
ン層３０ａ、同トランジスタのエミッタ引出し電極とし
てのポリシリコン層３０ｂ、同トランジスタのコレクタ
引出し電極としてのポリシリコン層３０ｃに分離される
。３５はポリシリコン層３０から変換された酸化膜であ
る。同時にＰウェル層２５およびＰＭＯＳトランジスタ
形成領域のエピタキシャル層２４の表面にはＮＭＯ３，
ＰＭＯＳトランジスタ素子分離用の第２の分離酸化膜３
６が形成される。この時、第２の選択酸化においても、
メインベース屑２９をできるだけ深くしないために高圧
酸化法によって比較的低温で処理することが望ましく、
例えば８気圧、温度１０００°Ｃにおいて、２０分程度
の酸化で５０００〜７０００人の膜厚の酸化膜を得る。
選択酸化を行う。この第２の選択酸化により、第２図０
）に示すようにポリシリコン層３０は、ＮＰＮ ｌ−ラ
ンジスタのサイドベース引出し電極としてのポリシリコ
ン層３０ａ、同トランジスタのエミッタ引出し電極とし
てのポリシリコン層３０ｂ、同トランジスタのコレクタ
引出し電極としてのポリシリコン層３０ｃに分離される
。３５はポリシリコン層３０から変換された酸化膜であ
る。同時にＰウェル層２５およびＰＭＯＳトランジスタ
形成領域のエピタキシャル層２４の表面にはＮＭＯ３，
ＰＭＯＳトランジスタ素子分離用の第２の分離酸化膜３
６が形成される。この時、第２の選択酸化においても、
メインベース屑２９をできるだけ深くしないために高圧
酸化法によって比較的低温で処理することが望ましく、
例えば８気圧、温度１０００°Ｃにおいて、２０分程度
の酸化で５０００〜７０００人の膜厚の酸化膜を得る。
一方、プリソジベース層５２およびチャネルストッパ層
３３は高濃度イオン注入で形成したために、５ ６ この第２の選択酸化の熱処理によって不純物濃度に応じ
た再分布が行われ、深い接合を形成する。
３３は高濃度イオン注入で形成したために、５ ６ この第２の選択酸化の熱処理によって不純物濃度に応じ
た再分布が行われ、深い接合を形成する。
次に、窒化膜パターン２７ａ、２７ｂ、３２ａ３２ｂ、
３２ｃを熱リン酸などですべて除去し、さらにその下の
薄い酸化膜２６．３１を同時に除去する。この酸化膜２
６．３１除去時、それ以外の領域は比較的厚い酸化膜３
５．３６で覆われているので、充分にオーバーエッチを
行って、前記選択酸化により生じたバーズビークを除去
することができる。
３２ｃを熱リン酸などですべて除去し、さらにその下の
薄い酸化膜２６．３１を同時に除去する。この酸化膜２
６．３１除去時、それ以外の領域は比較的厚い酸化膜３
５．３６で覆われているので、充分にオーバーエッチを
行って、前記選択酸化により生じたバーズビークを除去
することができる。
次に、ＰＭＯＳトランジスタ形成領域のエピタキシャル
層２４表面およびＰウェル層２５の表面に第２図伽）に
示すように、ＰＭＯＳ，ＮＭＯＳトランジスタのゲート
酸化膜３８を形成する。この時同時にポリシリコン層３
０ａ、３０ｂ ３０ｃの表面にも酸化膜３９が形成さ
れる。続いて、必要に応じてＰＭＯＳトランジスタ形成
領域のスレッショルド電圧をコントロールするために該
領域のＮ−エピタキシャル層２４の表面濃度をイオン注
入法で調整する。さらに、ポリシリコン層３０ａ７ に高濃度のＰ型不純物たとえばＢを図示しないレジスト
をマスクに選択的にイオン注入する。次いで、ＰＭＯＳ
，ＮＭＯＳトランジスタのポリシリコンゲート電極４０
を形成し、このポリシリコンゲート電極４０の周囲に２
００人程鹿のマスク酸化膜４１を形成する。
層２４表面およびＰウェル層２５の表面に第２図伽）に
示すように、ＰＭＯＳ，ＮＭＯＳトランジスタのゲート
酸化膜３８を形成する。この時同時にポリシリコン層３
０ａ、３０ｂ ３０ｃの表面にも酸化膜３９が形成さ
れる。続いて、必要に応じてＰＭＯＳトランジスタ形成
領域のスレッショルド電圧をコントロールするために該
領域のＮ−エピタキシャル層２４の表面濃度をイオン注
入法で調整する。さらに、ポリシリコン層３０ａ７ に高濃度のＰ型不純物たとえばＢを図示しないレジスト
をマスクに選択的にイオン注入する。次いで、ＰＭＯＳ
，ＮＭＯＳトランジスタのポリシリコンゲート電極４０
を形成し、このポリシリコンゲート電極４０の周囲に２
００人程鹿のマスク酸化膜４１を形成する。
次に、第２図（β）に示すように、図示しないレジスト
をマスクとしてＮＭＯＳトランジスタのソース・ドレイ
ンとなる領域部及びＮＰＮ Ｉ−ランジスタのエミッタ
引出し電極およびコレクタ引出し電極としてのポリシリ
コン層３０ ｂ、３０ ｃにそれぞれＮ型不純物として
ＡｓをＩ Ｑ １６ ｃｍ −２程度の高濃度でイオン
注入する。続いてレジストを除去し、９５０°Ｃでアニ
ールすることにより、前記不純物が注入されたＰウェル
層２５のＮＭＯＳトランジスタのソース・ドレイン領域
となる部分にＮＭＯＳトランジスタのソース・ドレイン
層４２を形成する。
をマスクとしてＮＭＯＳトランジスタのソース・ドレイ
ンとなる領域部及びＮＰＮ Ｉ−ランジスタのエミッタ
引出し電極およびコレクタ引出し電極としてのポリシリ
コン層３０ ｂ、３０ ｃにそれぞれＮ型不純物として
ＡｓをＩ Ｑ １６ ｃｍ −２程度の高濃度でイオン
注入する。続いてレジストを除去し、９５０°Ｃでアニ
ールすることにより、前記不純物が注入されたＰウェル
層２５のＮＭＯＳトランジスタのソース・ドレイン領域
となる部分にＮＭＯＳトランジスタのソース・ドレイン
層４２を形成する。
この時同時にポリシリコン層３０ｂ、３０ｃがらはそれ
ぞれＮ型不純物がメインベース層２９およびコレクタと
してのエピタキシャル層２４に拡散８ されＮＰＮ トランジスタのエミツタ層４３及びコレク
タ表面高濃度層４４が形成される。さらにこの時同時に
、Ｐ型不純物を高濃度に注入しであるポリシリコン層３
０ａからもメインベース層２９に不純物が拡散し、サイ
ドベース層３７が深く形成され、先に形成しであるブリ
ッジベース層５２と接続し、高濃度のインアクティブヘ
ースを形成する。
ぞれＮ型不純物がメインベース層２９およびコレクタと
してのエピタキシャル層２４に拡散８ されＮＰＮ トランジスタのエミツタ層４３及びコレク
タ表面高濃度層４４が形成される。さらにこの時同時に
、Ｐ型不純物を高濃度に注入しであるポリシリコン層３
０ａからもメインベース層２９に不純物が拡散し、サイ
ドベース層３７が深く形成され、先に形成しであるブリ
ッジベース層５２と接続し、高濃度のインアクティブヘ
ースを形成する。
続いて、再び図示しないレジストをマスクとしてＰＭＯ
Ｓトランジスタのソース・ドレインとなる領域部及びサ
イドベース引出し電極としてのポリシリコン層３０ａに
第２図（１）で示すように、１０１５ｃｍ−２程度の高
濃度でＰ型不純物例えばＢＦ２”をイオン注入する。そ
の後、第２図（ｍ）で示すように半導体基体上の全面に
中間絶縁膜としてＢＰＳＧ層４５層形５し、平滑化のた
めのアニールを行うが、このアニールによって前記不純
物は活性化され、ＰＭＯＳ）ランジスク形成領域のエピ
タキシャル層２４内にはＰＭＯＳトランジスタのソース
・ドレイン層４６が形成される。また、ポリシリコン層
り０ａ内の不純物は、該ポリシリコンＪｉｉ３０ａの抵
抗値をより下げる働きをする。
Ｓトランジスタのソース・ドレインとなる領域部及びサ
イドベース引出し電極としてのポリシリコン層３０ａに
第２図（１）で示すように、１０１５ｃｍ−２程度の高
濃度でＰ型不純物例えばＢＦ２”をイオン注入する。そ
の後、第２図（ｍ）で示すように半導体基体上の全面に
中間絶縁膜としてＢＰＳＧ層４５層形５し、平滑化のた
めのアニールを行うが、このアニールによって前記不純
物は活性化され、ＰＭＯＳ）ランジスク形成領域のエピ
タキシャル層２４内にはＰＭＯＳトランジスタのソース
・ドレイン層４６が形成される。また、ポリシリコン層
り０ａ内の不純物は、該ポリシリコンＪｉｉ３０ａの抵
抗値をより下げる働きをする。
この後にＢＰＳＧ層４５層形５酸化膜３８．３９に第２
図（ｍ）に示すようにコンタクトホール４７を開孔する
が、ＮＰＮ トランジスタ上のコンタクトホール４７は
、ポリシリコン層３０ａ、３０ｂ。
図（ｍ）に示すようにコンタクトホール４７を開孔する
が、ＮＰＮ トランジスタ上のコンタクトホール４７は
、ポリシリコン層３０ａ、３０ｂ。
３０ｃがすべて比較的厚い酸化膜３５で周囲が囲まれて
いるため、−括してＢＰＳＧ膜４５膜上５酸化膜３９を
除去して自己整合的に形成し、ポリシリコン層３０ａ、
３０ｂ、３０ｃを露出させる。
いるため、−括してＢＰＳＧ膜４５膜上５酸化膜３９を
除去して自己整合的に形成し、ポリシリコン層３０ａ、
３０ｂ、３０ｃを露出させる。
続いて、図示は省略するが、金属配線を施してＢｉ Ｃ
ＭＯ３型半導体集積回路を完成する。
ＭＯ３型半導体集積回路を完成する。
（発明の効果）
以上詳細に説明したように、この発明の製造方法によれ
ば、次のような効果が得られる。
ば、次のような効果が得られる。
（１）バイポーラトランジスタの素子分離領域の半導体
基体を必要な厚さだけ除去した上で選択酸化して厚くバ
イポーラトランジスタ素子分離用の第１の分離酸化膜を
形成した後、バイポーラトランジスタ形成領域上に堆積
されたポリシリコン層を９ ０ 選択酸化する際に同時にＰＭＯＳおよびＮＭＯＳトラン
ジスタの素子分離領域を選択酸化してＰＭＯＳおよびＮ
ＭＯＳトランジスタ素子分離用の第２の分離酸化膜を形
成するようにしたので、トランジスタの種類に応した最
適な分離酸化膜、すなわち、バイポーラトランジスタに
おいては厚い分離酸化膜、ＰＭＯＳ，ＮＭＯＳトランジ
スタにおいては、該トランジスタ用の慣習的な分離酸化
膜を形成できる。これによって、バイポーラＩ・ランジ
スタの基板間容量や素子間分離容量が増大するという問
題や、ＣＭＯ３Ｉ−ランジスタ部分の集積度の低下や慣
習的なＣＭＯ３のデザインルールがそのまま使えないと
いう従来技術の問題点の両方を除去できる。しかも、Ｐ
ＭＯＳ，ＮＭＯＳトランジスタ（ＣＭＯ３トランジスタ
）用の慣習的な分離酸化膜は、バイポーラトランジスタ
形成領域上のポリシリコン層の選択酸化工程を利用して
形成するようにしたので、２種類の分離酸化膜を形成し
たにも係わらず、工程増大、熱処理回数の増大による拡
散層深さの増大を防止できる。
基体を必要な厚さだけ除去した上で選択酸化して厚くバ
イポーラトランジスタ素子分離用の第１の分離酸化膜を
形成した後、バイポーラトランジスタ形成領域上に堆積
されたポリシリコン層を９ ０ 選択酸化する際に同時にＰＭＯＳおよびＮＭＯＳトラン
ジスタの素子分離領域を選択酸化してＰＭＯＳおよびＮ
ＭＯＳトランジスタ素子分離用の第２の分離酸化膜を形
成するようにしたので、トランジスタの種類に応した最
適な分離酸化膜、すなわち、バイポーラトランジスタに
おいては厚い分離酸化膜、ＰＭＯＳ，ＮＭＯＳトランジ
スタにおいては、該トランジスタ用の慣習的な分離酸化
膜を形成できる。これによって、バイポーラＩ・ランジ
スタの基板間容量や素子間分離容量が増大するという問
題や、ＣＭＯ３Ｉ−ランジスタ部分の集積度の低下や慣
習的なＣＭＯ３のデザインルールがそのまま使えないと
いう従来技術の問題点の両方を除去できる。しかも、Ｐ
ＭＯＳ，ＮＭＯＳトランジスタ（ＣＭＯ３トランジスタ
）用の慣習的な分離酸化膜は、バイポーラトランジスタ
形成領域上のポリシリコン層の選択酸化工程を利用して
形成するようにしたので、２種類の分離酸化膜を形成し
たにも係わらず、工程増大、熱処理回数の増大による拡
散層深さの増大を防止できる。
１
（２）ＭＯ３Ｉ−ランジスクのチャネルス１−ツバ層形
成工程を利用して、バイポーラトランジスタのメインベ
ース層内にブリッジベース層を形成したので、工程を増
やすことな（、バイポーラトランジスタのベース直列抵
抗を小さくできる。
成工程を利用して、バイポーラトランジスタのメインベ
ース層内にブリッジベース層を形成したので、工程を増
やすことな（、バイポーラトランジスタのベース直列抵
抗を小さくできる。
（３）選択酸化により各引出し電極に分かれた各ポリシ
リコン層からの不純物拡散を利用するので、ポリシリコ
ン層の選択酸化により、ベース・エミツタ層の自己整合
形成が可能となる。さらに、各ポリシリコン引出し電極
の周囲が比較的厚い酸化膜で囲まれるので、バイポーラ
１−ランジスタ上においては、中間絶縁膜を一括除去し
て自己整合的にコンタクト開口（引出し電極の露出）を
行うことができる。そして、これらの工程により、バイ
ポーラトランジスタの集積度の向上を図れる。
リコン層からの不純物拡散を利用するので、ポリシリコ
ン層の選択酸化により、ベース・エミツタ層の自己整合
形成が可能となる。さらに、各ポリシリコン引出し電極
の周囲が比較的厚い酸化膜で囲まれるので、バイポーラ
１−ランジスタ上においては、中間絶縁膜を一括除去し
て自己整合的にコンタクト開口（引出し電極の露出）を
行うことができる。そして、これらの工程により、バイ
ポーラトランジスタの集積度の向上を図れる。
第１図はこの発明のＢｉ ＣＭＯ３半導体集積回路の
製造方法の第１の実施例を示す工程断面図、第２図はこ
の発明の第２の実施例を示す工程断面図、第３図は従来
の第１の素子間分離法を示す工２ 程断面図、第４図は従来の第２の素子間分離法を示す工
程断面図である。 ２１・・・Ｐ型半導体基板、２４・・・Ｎ−エピタキソ
層、２５ ・Ｐウェル層、２７−・・窒化膜、２７ａ、
２７ｂ・・・窒化膜パターン、２８・・・第１の分離酸
化膜、２９・・・メインベース層、３０・・・ポリシリ
コン層、３２ ・・・窒化膜、３２ ａ 、 ３２
ｂ 、 ３２ ｃ −・・窒化膜パターン、３３．３
４・・・チャネルストッパ層、３５・・・酸化膜、３６
・・・第２の分離酸化膜、３７・・・サイドベース層、
３８・・・ゲート酸化膜、４０・・・ポリシリコンゲー
ト電極、４２・・・ソース・トーレイン層、４３・・・
エミツタ層、４４・・・コレクタ表面高濃度層、４５・
・・ＢＰＳＧ層、４６・・・ソース・ドレイン層、４７
・・・コンタクトホール、５１・・・レジストパターン
、５２・・・ブリッジベース層。 ３ １５− 謳味 （ＸＪＬＸＪ（ＸＪＬ′Ｖ＋ｌＬ還（゛（〆）〆）〆）
３１７− 覇 中 −郵 従来の素子間分離法（その１） 第３図 従来の素子間分離法（−）の２） 第４ 図
製造方法の第１の実施例を示す工程断面図、第２図はこ
の発明の第２の実施例を示す工程断面図、第３図は従来
の第１の素子間分離法を示す工２ 程断面図、第４図は従来の第２の素子間分離法を示す工
程断面図である。 ２１・・・Ｐ型半導体基板、２４・・・Ｎ−エピタキソ
層、２５ ・Ｐウェル層、２７−・・窒化膜、２７ａ、
２７ｂ・・・窒化膜パターン、２８・・・第１の分離酸
化膜、２９・・・メインベース層、３０・・・ポリシリ
コン層、３２ ・・・窒化膜、３２ ａ 、 ３２
ｂ 、 ３２ ｃ −・・窒化膜パターン、３３．３
４・・・チャネルストッパ層、３５・・・酸化膜、３６
・・・第２の分離酸化膜、３７・・・サイドベース層、
３８・・・ゲート酸化膜、４０・・・ポリシリコンゲー
ト電極、４２・・・ソース・トーレイン層、４３・・・
エミツタ層、４４・・・コレクタ表面高濃度層、４５・
・・ＢＰＳＧ層、４６・・・ソース・ドレイン層、４７
・・・コンタクトホール、５１・・・レジストパターン
、５２・・・ブリッジベース層。 ３ １５− 謳味 （ＸＪＬＸＪ（ＸＪＬ′Ｖ＋ｌＬ還（゛（〆）〆）〆）
３１７− 覇 中 −郵 従来の素子間分離法（その１） 第３図 従来の素子間分離法（−）の２） 第４ 図
Claims (2)
- （１）半導体基体上に第１マスク層を成長させた後、バ
イポーラトランジスタの素子分離領域の前記第１マスク
層を選択的に除去し、その部分の半導体基体を残存第１
マスク層をマスクとして必要な厚さだけ除去した後、同
部分の半導体基体を残存第１マスク層をマスクとして選
択酸化し、バイポーラトランジスタ素子分離用の厚い第
１の分離酸化膜を形成する工程と、 残存第１マスク層のうち、バイポーラトランジスタ形成
領域上に残っている第１マスク層を選択的に除去する工
程と、 前記半導体基体上にポリシリコン層、第２マスク層を順
次積層し、バイポーラトランジスタ形成領域以外の第２
マスク層およびポリシリコン層を順に選択的に除去する
工程と、 前記半導体基体上の第１、第２マスク層のうち、ＰＭＯ
Ｓ、ＮＭＯＳトランジスタのアクティブ領域および、バ
イポーラトランジスタのサイドベース、エミッタ、コレ
クタの引出し電極となる前記ポリシリコン層の上の第１
、第２マスク層を残して他の第１、第２マスク層を選択
除去する工程と、その後、残存第１、第２マスク層をマ
スクとして半導体基体表面およびポリシリコン層の選択
酸化を行うことにより、ポリシリコン層を前記各引出し
電極に分離し、同時に半導体基体表面にＰＭＯＳ、ＮＭ
ＯＳトランジスタ素子分離用の第２の分離酸化膜を形成
する工程とを具備してなるＢｉＣＭＯＳ型半導体集積回
路の製造方法。 - （２）半導体基体上に第１マスク層を成長させた後、バ
イポーラトランジスタの素子分離領域の前記第１マスク
層を選択的に除去し、その部分の半導体基体を残存第１
マスク層をマスクとして必要な厚さだけ除去した後、同
部分の半導体基体を残存第１マスク層をマスクとして選
択酸化し、バイポーラトランジスタ素子分離用の厚い第
１の分離酸化膜を形成する工程と、 残存第１マスク層のうち、バイポーラトランジスタ形成
領域上に残っている第１マスク層を選択的に除去する工
程と、 前記半導体基体上のバイポーラトランジスタ形成領域中
メインベース形成領域にメインベース層を形成する工程
と、 前記半導体基体上にポリシリコン層、第２マスク層を順
次積層し、バイポーラトランジスタ形成領域以外の第２
マスク層およびポリシリコン層を順に選択的に除去する
工程と、 前記第１マスク層を、ＰＭＯＳおよびＮＭＯＳトランジ
スタのアクティブ領域に残して選択除去する工程と、 ＰまたはＮの一方のＭＯＳトランジスタのチャネルスト
ッパ層を半導体基体内に形成する工程と、前記第２マス
ク層を、バイポーラトランジスタのサイドベース、エミ
ッタ、コレクタの引出し電極となる前記ポリシリコン層
の上に残して選択除去する工程と、 ＰまたはＮの他方のＭＯＳトランジスタのチャネルスト
ッパ層を半導体基体に形成すると同時に、バイポーラト
ランジスタのエミッタ形成領域の周辺で前記選択除去工
程により第２マスク層が除去された部分から前記ポリシ
リコン層を通して前記メインベース層に不純物を注入し
、高濃度のブリッジベース層を形成する工程と、 残存第１、第２マスク層をマスクとして半導体基体表面
および前記ポリシリコン層の選択酸化を行うことにより
、ポリシリコン層を各引出し電極に分離し、同時に半導
体基体表面にＰＭＯＳ、ＮＭＯＳトランジスタ素子分離
用の第２の分離酸化膜を形成する工程と、 半導体基体のＰＭＯＳ、ＮＭＯＳトランジスタ形成領域
にＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを形成
し、一方、前記各引出し電極のポリシリコン層に不純物
をイオン注入し、そのポリシリコン層からの不純物拡散
でサイドベース層、エミッタ層、コレクタ表面高濃度層
を形成することにより半導体基体のバイポーラトランジ
スタ形成領域にバイポーラトランジスタを完成させる工
程と、 その後、半導体基体上の全面に中間絶縁膜を形成し、バ
イポーラトランジスタ上においては中間絶縁膜を一括し
て除去して前記各電極を露出させる工程とを具備してな
るＢｉＣＭＯＳ型半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2059932A JP2940984B2 (ja) | 1990-03-13 | 1990-03-13 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
| US07/665,222 US5106769A (en) | 1990-03-13 | 1991-03-06 | Process for manufacturing bi-cmos type semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2059932A JP2940984B2 (ja) | 1990-03-13 | 1990-03-13 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03262154A true JPH03262154A (ja) | 1991-11-21 |
| JP2940984B2 JP2940984B2 (ja) | 1999-08-25 |
Family
ID=13127396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2059932A Expired - Fee Related JP2940984B2 (ja) | 1990-03-13 | 1990-03-13 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5106769A (ja) |
| JP (1) | JP2940984B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093591A (en) * | 1997-04-08 | 2000-07-25 | Matsushita Electronics Corporation | Method of fabricating a semiconductor integrated circuit device |
| US6133087A (en) * | 1997-06-20 | 2000-10-17 | Nec Corporation | Method of making a DRAM element and a logic element |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2914000B2 (ja) * | 1992-04-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5372955A (en) * | 1993-08-02 | 1994-12-13 | United Microelectronics Corporation | Method of making a device with protection from short circuits between P and N wells |
| JP4349131B2 (ja) * | 2004-01-09 | 2009-10-21 | ソニー株式会社 | バイポーラトランジスタの製造方法及び半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4406049A (en) * | 1980-12-11 | 1983-09-27 | Rockwell International Corporation | Very high density cells comprising a ROM and method of manufacturing same |
| US4777147A (en) * | 1987-01-28 | 1988-10-11 | Texas Instruments Incorporated | Forming a split-level CMOS device |
| JPS63304657A (ja) * | 1987-06-04 | 1988-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| AT387598B (de) * | 1987-07-23 | 1989-02-10 | Fehrer Textilmasch | Vorrichtung zum nadeln eines vlieses |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
| JP2812388B2 (ja) * | 1988-01-18 | 1998-10-22 | 富士通株式会社 | Ｓｏｉ半導体装置の製造方法 |
| US4946798A (en) * | 1988-02-09 | 1990-08-07 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit fabrication method |
-
1990
- 1990-03-13 JP JP2059932A patent/JP2940984B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-06 US US07/665,222 patent/US5106769A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093591A (en) * | 1997-04-08 | 2000-07-25 | Matsushita Electronics Corporation | Method of fabricating a semiconductor integrated circuit device |
| US6133087A (en) * | 1997-06-20 | 2000-10-17 | Nec Corporation | Method of making a DRAM element and a logic element |
| US6380018B1 (en) | 1997-06-20 | 2002-04-30 | Nec Corporation | Semiconductor device and method for the production thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5106769A (en) | 1992-04-21 |
| JP2940984B2 (ja) | 1999-08-25 |
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