JPH01128463A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01128463A JPH01128463A JP62286203A JP28620387A JPH01128463A JP H01128463 A JPH01128463 A JP H01128463A JP 62286203 A JP62286203 A JP 62286203A JP 28620387 A JP28620387 A JP 28620387A JP H01128463 A JPH01128463 A JP H01128463A
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Landscapes
- Bipolar Transistors (AREA)
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は相補型バイポーラトランジスタと相補型ＭＯ３
Ｉ−ランジスタとを同一基板上に集積したＢｉ−ＣＭＯ
Ｓの集積回路に関する。
Ｉ−ランジスタとを同一基板上に集積したＢｉ−ＣＭＯ
Ｓの集積回路に関する。
（ロ）従来の技術
半導体集積回路の高性能化、高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。
こうした回路機能の要求を実現させる１つの技術が、バ
イポーラトランジスタとＭＯＳ）ランジスタとを同一半
導体基板上に集積するＢｉ−ＣＭＯＳ技術である。この
技術は、ＭＯ３型集積回路の低消費電力、高集積化と、
バイポーラ型集積回路の高速性、電流駆動能力などの両
者の特徴を活かすことのできるものである。
イポーラトランジスタとＭＯＳ）ランジスタとを同一半
導体基板上に集積するＢｉ−ＣＭＯＳ技術である。この
技術は、ＭＯ３型集積回路の低消費電力、高集積化と、
バイポーラ型集積回路の高速性、電流駆動能力などの両
者の特徴を活かすことのできるものである。
第３図は例えば特開昭５９−１１７１５０号公報に記載
されているような、代表的な従来のＢｉ−ＣＭＯＳ半導
体装置を示す断面図である。同図において、（１）はＰ
型半導体基板、（２）は基板（１）全面に積層して形成
したＮ型エピクキシャル層、（３）は基板（１）表面に
形成したＮ１型埋込層、（４）は基板（１）表面に形成
したＰ“型埋込層、（亜）はＰ＋型分離領域、及び（６
）はＬＯＧＯ５酸化膜、（７〉はＮＰＮトランジスタ（
旦）のＰ型ベース領域、（９）は同じ＜ ＮＰＮ トラ
ンジスタ（杢）のＮ″″型エミッタ領域、（１０）はＮ
１型コレクタコンタクト領域、（１１）はゲート酸化膜
、（１２）はゲート電極、（１３）はＰチャンネル型Ｍ
ＯＳトランジスタ（ロ）のＰ型ソース・ドレイン領域、
（１５）はＮチャンネル型ＭＯＳトランジスタ（廷）の
Ｐ型ウェル領域、（１７）はＮチャンネル型ＭＯＳトラ
ンジスタのＮ型ソース・ドレイン領域である。
されているような、代表的な従来のＢｉ−ＣＭＯＳ半導
体装置を示す断面図である。同図において、（１）はＰ
型半導体基板、（２）は基板（１）全面に積層して形成
したＮ型エピクキシャル層、（３）は基板（１）表面に
形成したＮ１型埋込層、（４）は基板（１）表面に形成
したＰ“型埋込層、（亜）はＰ＋型分離領域、及び（６
）はＬＯＧＯ５酸化膜、（７〉はＮＰＮトランジスタ（
旦）のＰ型ベース領域、（９）は同じ＜ ＮＰＮ トラ
ンジスタ（杢）のＮ″″型エミッタ領域、（１０）はＮ
１型コレクタコンタクト領域、（１１）はゲート酸化膜
、（１２）はゲート電極、（１３）はＰチャンネル型Ｍ
ＯＳトランジスタ（ロ）のＰ型ソース・ドレイン領域、
（１５）はＮチャンネル型ＭＯＳトランジスタ（廷）の
Ｐ型ウェル領域、（１７）はＮチャンネル型ＭＯＳトラ
ンジスタのＮ型ソース・ドレイン領域である。
（ハ）発明が解決しようとする問題点
しかしながら、バイポーラトランジスタで例えば出力段
回路を構成する様な場合の出力段の大電流、大出力化の
点や、回路構成の簡略化、高速化といった点から、ＮＰ
Ｎトランジスタ（β）と相補対を成すＰＮＰ ）−ラン
ジスタをも同時に組み込みたい要求がある。前記ＰＮＰ
）−ランジスタとしては縦型ＰＮＰトランジスタや横型
ＰＮＰ トランジスタが知られているが、縦型ＰＮＰ
トランジスタを組み込むには製造工程がかなり複雑化す
る欠点を有し、反対に横型ＰＮＰ）ランジスタは構造上
高性能のものが得られない欠点があった。
回路を構成する様な場合の出力段の大電流、大出力化の
点や、回路構成の簡略化、高速化といった点から、ＮＰ
Ｎトランジスタ（β）と相補対を成すＰＮＰ ）−ラン
ジスタをも同時に組み込みたい要求がある。前記ＰＮＰ
）−ランジスタとしては縦型ＰＮＰトランジスタや横型
ＰＮＰ トランジスタが知られているが、縦型ＰＮＰ
トランジスタを組み込むには製造工程がかなり複雑化す
る欠点を有し、反対に横型ＰＮＰ）ランジスタは構造上
高性能のものが得られない欠点があった。
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みて成され、縦型ＮＰＮ）−
ランジスタ（２９）のベース領域（２８）と同一工程で
横型ＰＮＰ ）ランジスタ（邦）の第１のエミッタ領域
（３２）とコレクタ領域（３４）を形成し、相補型のバ
イポーラトランジスタと相補型のＭＯ５型トランジスタ
を同一基板（２１）上に共存させると共に、Ｐチャンネ
ル型ＭＯ３）ランジスタ（η）のソース・ドレイン領域
（４０）と同一工程で横型ＰＮＰトランジスタ（嬰）の
第１のエミッタ領域（３２）表面にこれよりも高不純物
濃度の第２のエミッタ領域（３６）を設けたことを特徴
とする。
ランジスタ（２９）のベース領域（２８）と同一工程で
横型ＰＮＰ ）ランジスタ（邦）の第１のエミッタ領域
（３２）とコレクタ領域（３４）を形成し、相補型のバ
イポーラトランジスタと相補型のＭＯ５型トランジスタ
を同一基板（２１）上に共存させると共に、Ｐチャンネ
ル型ＭＯ３）ランジスタ（η）のソース・ドレイン領域
（４０）と同一工程で横型ＰＮＰトランジスタ（嬰）の
第１のエミッタ領域（３２）表面にこれよりも高不純物
濃度の第２のエミッタ領域（３６）を設けたことを特徴
とする。
（＊）作用
本発明によれば、横型ＰＮＰ トランジスタ（η）のエ
ミッタの不純物濃度が増加するので、エミッタからベー
スへの少数キャリア（ホール）の注入効率を向上するこ
とができる。その為、高ｈ□（電流増幅率）、高Ｉｃｍ
ａｘの高性能の横型ＰＮＰトランジスタ（η）を共存さ
せることができる。
ミッタの不純物濃度が増加するので、エミッタからベー
スへの少数キャリア（ホール）の注入効率を向上するこ
とができる。その為、高ｈ□（電流増幅率）、高Ｉｃｍ
ａｘの高性能の横型ＰＮＰトランジスタ（η）を共存さ
せることができる。
（へ）実施例
以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明による半導体集積回路を示す断面図であ
る。同図において、（２１）はＰ型半導体基板、（２２
）は基板（２１）全面に周知の気相成長法によって積層
して形成したＮ−型のエピタキシャル層、（２３）（２
４）は基板（２１）表面に形成したＮ＋型及びＰ４型の
埋込層、（２５）はＮ１型埋込Ｊｌ（２３）を夫々取囲
む様にしてエピタキシャル層（２２）を貫通した、バイ
ポーラ型素子の各々をＰＮ接合分離する為のＰ１型分離
領域、（２６）はエピタキシャル層（２２）表面に周知
の選択酸化法によって形成したＭＯＳ型素子の各々を表
面分離する為の選択分離領域である選択酸化膜、（２７
）は分離領域（２５）によって形成したバイポーラ型素
子形成用のアイランド、（２８）はアイランド（２７）
の表面に形成した縦型ＮＰＮトランジスタ（η）のＰ型
ベース領域、 （３０）はベース領域（２８）表面に形
成した縦型ＮＰＮ トランジスタ（神）のＮ９型エミツ
タ領域、（３１）は縦型ＮＰＮトランジスタ（輩）のコ
レクタとなるアイランド（２７）の電極取出し用のコレ
クタコンタクト領域、（３２）は縦型ＮＰＮトランジス
タ（益）とは別のアイランド（２７）表面に形成した横
型ＰＮＰ トランジスタ（３３）のＰ型の第１のエミッ
タ領域、（３４）は第１のエミッタ領域（３２）を取囲
むようにして第１のエミッタ領域（３２）とは離間した
アイランド（２７）表面に形成した横型ＰＮＰ トラン
ジスタ（嬰）のＰ型コレクタ領域、（３５）は横型ＰＮ
Ｐ ｔ−ランジスタ（部）のベースとなるアイランド（
２７）の電極取出し用のＰ型ベースコンタクト領域、
（３６）は第１のエミッタ領域（３２）表面に第１のエ
ミッタ領域（３２）からはみ出さない様に形成した本願
の特徴とするＰ型の第２のエミッタ領域、（３７）はＮ
０型埋込層（２３）上の選択酸化膜（２６）で囲まれた
エピタキシャル層（２２）表面にゲート酸化膜（３８）
を挾んで配設したアルミニウム又はポリシリコンから成
るＰ−ＭＯＳ型トランジスタ（η）のゲート電極、（４
０）はゲート電極（３７）の両脇にイオン注入法によっ
て形成したＰ−ＭＯ３型トランジスタ（η）のＰ型ソー
ス・ドレイン領域、（４１）はＰ１型埋込Ｊ！！（２４
）上の選択酸化膜（２６）で囲まれたエピタキシャル！
（２２）表面にＰ＋型埋込層（２４）と連結する様に形
成したＮ−ＭＯ３型トランジスタ（婬）のＰ型のウェル
領域、（４３）はＮ−ＭＯＳ型トランジスタ（婬）のゲ
ート電極（３７）の両脇のウェル領域（４１）表面に形
成したＮ−ＭＯ３型トランジスタ（婬）のＮ型のソース
・ドレイン領域である。
る。同図において、（２１）はＰ型半導体基板、（２２
）は基板（２１）全面に周知の気相成長法によって積層
して形成したＮ−型のエピタキシャル層、（２３）（２
４）は基板（２１）表面に形成したＮ＋型及びＰ４型の
埋込層、（２５）はＮ１型埋込Ｊｌ（２３）を夫々取囲
む様にしてエピタキシャル層（２２）を貫通した、バイ
ポーラ型素子の各々をＰＮ接合分離する為のＰ１型分離
領域、（２６）はエピタキシャル層（２２）表面に周知
の選択酸化法によって形成したＭＯＳ型素子の各々を表
面分離する為の選択分離領域である選択酸化膜、（２７
）は分離領域（２５）によって形成したバイポーラ型素
子形成用のアイランド、（２８）はアイランド（２７）
の表面に形成した縦型ＮＰＮトランジスタ（η）のＰ型
ベース領域、 （３０）はベース領域（２８）表面に形
成した縦型ＮＰＮ トランジスタ（神）のＮ９型エミツ
タ領域、（３１）は縦型ＮＰＮトランジスタ（輩）のコ
レクタとなるアイランド（２７）の電極取出し用のコレ
クタコンタクト領域、（３２）は縦型ＮＰＮトランジス
タ（益）とは別のアイランド（２７）表面に形成した横
型ＰＮＰ トランジスタ（３３）のＰ型の第１のエミッ
タ領域、（３４）は第１のエミッタ領域（３２）を取囲
むようにして第１のエミッタ領域（３２）とは離間した
アイランド（２７）表面に形成した横型ＰＮＰ トラン
ジスタ（嬰）のＰ型コレクタ領域、（３５）は横型ＰＮ
Ｐ ｔ−ランジスタ（部）のベースとなるアイランド（
２７）の電極取出し用のＰ型ベースコンタクト領域、
（３６）は第１のエミッタ領域（３２）表面に第１のエ
ミッタ領域（３２）からはみ出さない様に形成した本願
の特徴とするＰ型の第２のエミッタ領域、（３７）はＮ
０型埋込層（２３）上の選択酸化膜（２６）で囲まれた
エピタキシャル層（２２）表面にゲート酸化膜（３８）
を挾んで配設したアルミニウム又はポリシリコンから成
るＰ−ＭＯＳ型トランジスタ（η）のゲート電極、（４
０）はゲート電極（３７）の両脇にイオン注入法によっ
て形成したＰ−ＭＯ３型トランジスタ（η）のＰ型ソー
ス・ドレイン領域、（４１）はＰ１型埋込Ｊ！！（２４
）上の選択酸化膜（２６）で囲まれたエピタキシャル！
（２２）表面にＰ＋型埋込層（２４）と連結する様に形
成したＮ−ＭＯ３型トランジスタ（婬）のＰ型のウェル
領域、（４３）はＮ−ＭＯＳ型トランジスタ（婬）のゲ
ート電極（３７）の両脇のウェル領域（４１）表面に形
成したＮ−ＭＯ３型トランジスタ（婬）のＮ型のソース
・ドレイン領域である。
斯上した本願の半導体集積回路の製造方法を第２図Ａ乃
至第２図りを用いて説明する。
至第２図りを用いて説明する。
先ず第２図Ａに示す如く、Ｐ型半導体基板（２１）表面
に周知の選択拡散法によってＮ４型埋込層（２３）とＰ
“型埋込層（２４）及び分離領域（２５）の下側拡散Ｆ
！Ｉ（４４＞を形成するアンチモン＜ｓｂ＞とポロン（
Ｂ）を選択的にデポジットする。ＭＯ５型トランジスタ
（η）（婬）におけるＮ９型埋込層（２３〉とＰ１１型
埋込（２４）は寄生効果防止の為に設けられている。
に周知の選択拡散法によってＮ４型埋込層（２３）とＰ
“型埋込層（２４）及び分離領域（２５）の下側拡散Ｆ
！Ｉ（４４＞を形成するアンチモン＜ｓｂ＞とポロン（
Ｂ）を選択的にデポジットする。ＭＯ５型トランジスタ
（η）（婬）におけるＮ９型埋込層（２３〉とＰ１１型
埋込（２４）は寄生効果防止の為に設けられている。
次に第２図Ｂに示す如く、周知の気相成長法によって５
乃至１０μ厚のＮ型エピタキシャル層（２２）を積層し
、エピタキシャル層（２２）表面からボロン（Ｂ）を選
択拡散してＰ型ウェル領域（４１）と分離領域（２５）
の上側拡散層（４５）を形成する０本工程は上側拡散層
（４５）と下側拡散層（４４）とが、及びＰ型ウェル領
域（４１）とＰ＋型埋込層（２４）とが夫々連結する士
で熱処理を行う。
乃至１０μ厚のＮ型エピタキシャル層（２２）を積層し
、エピタキシャル層（２２）表面からボロン（Ｂ）を選
択拡散してＰ型ウェル領域（４１）と分離領域（２５）
の上側拡散層（４５）を形成する０本工程は上側拡散層
（４５）と下側拡散層（４４）とが、及びＰ型ウェル領
域（４１）とＰ＋型埋込層（２４）とが夫々連結する士
で熱処理を行う。
続いて第２図Ｃに示す如く、シリコン窒化膜（Ｓｉ、Ｎ
、）を利用した周知の選択酸化法によって他よりも厚い
酸化膜（Ｓｉｏｗ）による選択酸化膜（２６）を形成し
た後、イオン注入法等を利用してボロン（Ｂ）による縦
型ＮＰＮ トランジスタ（翻）のベース領域（２８）と
横型ＰＮＰ トランジスタ（邦）の第１のエミッタ領域
（３２）及びコレクタ領域（３４）を同時に形成する。
、）を利用した周知の選択酸化法によって他よりも厚い
酸化膜（Ｓｉｏｗ）による選択酸化膜（２６）を形成し
た後、イオン注入法等を利用してボロン（Ｂ）による縦
型ＮＰＮ トランジスタ（翻）のベース領域（２８）と
横型ＰＮＰ トランジスタ（邦）の第１のエミッタ領域
（３２）及びコレクタ領域（３４）を同時に形成する。
この様なベース拡散工程は上記した手法の他に、選択酸
化膜（２６）の熱処理を利用して所望の深さまでドライ
ブインする手法、選択酸化膜（２６）形成の前にあらか
じめ単独で行う手法、及び選択酸化膜（２６）形成工程
の前にＰ型ウェル領域（４１）及び上側拡散Ｍ！Ｉ（４
４）の形成工程と共通ずる手法等がある。
化膜（２６）の熱処理を利用して所望の深さまでドライ
ブインする手法、選択酸化膜（２６）形成の前にあらか
じめ単独で行う手法、及び選択酸化膜（２６）形成工程
の前にＰ型ウェル領域（４１）及び上側拡散Ｍ！Ｉ（４
４）の形成工程と共通ずる手法等がある。
そして第２図りに示す如く、ＭＯＳトランジスタ（３９
）＜４２）部分のゲート酸化膜（３８）上にアルミニウ
ム＜Ａｌ＞又はポリシリコンによるゲート電極（３７）
を配設し、ポロン（Ｂ）を選択的にイオン注入すること
によってＰ−ＭＯ５型トランジスタ（η）のソース・ド
レイン領域（４０）と横型ＰＮＰトランジスタ（邦）の
第２のエミッタ領域（３６）を同時に形成する。本願の
特徴とする第２のエミッタ領域〈３６）は横型ＰＮＰ
トランジスタ（緩）のベース幅を変えない様に第１のエ
ミッタ領域（３２）からはみ出してはならない。また、
望ましくは第２のエミッタ領域（３６）をできるだけ拡
大して第２のエミッタ領域（３６）の側壁を第１のエミ
ッタ領域（３２）の側壁に接近させた方がキトリアの注
入効率が増す。第２のエミッタ領域（３６）のこれらの
要求を同時に満足するには出来るだけ浅い拡散領域とす
る方が制御性が良い。横型ＰＮＰトランジスタ（３３）
は主たる動作が横方向なので、浅い拡散領域で十分効果
を発揮する。更に、第２のエミッタ領域（３６）の不純
物濃度は高い方がキャリアの注入効率が良い。
）＜４２）部分のゲート酸化膜（３８）上にアルミニウ
ム＜Ａｌ＞又はポリシリコンによるゲート電極（３７）
を配設し、ポロン（Ｂ）を選択的にイオン注入すること
によってＰ−ＭＯ５型トランジスタ（η）のソース・ド
レイン領域（４０）と横型ＰＮＰトランジスタ（邦）の
第２のエミッタ領域（３６）を同時に形成する。本願の
特徴とする第２のエミッタ領域〈３６）は横型ＰＮＰ
トランジスタ（緩）のベース幅を変えない様に第１のエ
ミッタ領域（３２）からはみ出してはならない。また、
望ましくは第２のエミッタ領域（３６）をできるだけ拡
大して第２のエミッタ領域（３６）の側壁を第１のエミ
ッタ領域（３２）の側壁に接近させた方がキトリアの注
入効率が増す。第２のエミッタ領域（３６）のこれらの
要求を同時に満足するには出来るだけ浅い拡散領域とす
る方が制御性が良い。横型ＰＮＰトランジスタ（３３）
は主たる動作が横方向なので、浅い拡散領域で十分効果
を発揮する。更に、第２のエミッタ領域（３６）の不純
物濃度は高い方がキャリアの注入効率が良い。
前記拡散深さが浅い点と不純物濃度が高い点は、Ｐ−Ｍ
ＯＳ型トランジスタ（η）のソース・ドレイン領域（４
０）に求められる要求をも同時に満足する。即ち、拡散
深さが浅い点はＰ−ＭＯＳ）ランジスタ（η）のゲート
長を保つ点で好適であり、不純物濃度が高い点はＰ−Ｍ
ＯＳトランジスタ（多すの電極のオーミックコンタクト
という点で好適である。その為、Ｐ−ＭＯＳ）ランジス
タ（η）のソース・ドレイン領域（４０）と本願の第２
のエミッタ領域（３６）とは極めて制御性良く同時形成
することが可能であり、Ｐ−ＭＯＳ型トランジスタ（抄
）の特性を劣化させずに高性能の横型ＰＮＰトランジス
タ（η）を組み込むことが可能である。
ＯＳ型トランジスタ（η）のソース・ドレイン領域（４
０）に求められる要求をも同時に満足する。即ち、拡散
深さが浅い点はＰ−ＭＯＳ）ランジスタ（η）のゲート
長を保つ点で好適であり、不純物濃度が高い点はＰ−Ｍ
ＯＳトランジスタ（多すの電極のオーミックコンタクト
という点で好適である。その為、Ｐ−ＭＯＳ）ランジス
タ（η）のソース・ドレイン領域（４０）と本願の第２
のエミッタ領域（３６）とは極めて制御性良く同時形成
することが可能であり、Ｐ−ＭＯＳ型トランジスタ（抄
）の特性を劣化させずに高性能の横型ＰＮＰトランジス
タ（η）を組み込むことが可能である。
そして、再度リン（Ｐ）をイオン注入することによって
Ｎ−ＭＯＳ型トランジスタ（婬）のソース・ドレイン領
域（４３）と縦型ＮＰＮトランジスタ（２辺のエミッタ
領域（３０）及びコレクタコンタクト領域（３１）、横
型Ｐ Ｎ Ｐ ｌ・ランジスタ（η）のベースコンタク
ト領域（３５〉を同時形成して製造工程を終了する。
Ｎ−ＭＯＳ型トランジスタ（婬）のソース・ドレイン領
域（４３）と縦型ＮＰＮトランジスタ（２辺のエミッタ
領域（３０）及びコレクタコンタクト領域（３１）、横
型Ｐ Ｎ Ｐ ｌ・ランジスタ（η）のベースコンタク
ト領域（３５〉を同時形成して製造工程を終了する。
以上説明した本願の半導体集積回路によれば、横型ＰＮ
Ｐｌ−ランジスタ（η）の第１のエミッタ領域（３２）
に重畳してそれより高不純物濃度の第２のエミッタ領域
（３６）を設けたので、エミッタからベースへの少数キ
ャリアの注入効率が増し、横型ＰＮＰ トランジスタ（
嬰）のｈＦバ電流増幅率）とＩｃｍａｘ （最大コレク
タ電流）を向上して高性能のＰＮＰトランジスタを共存
させることができる。
Ｐｌ−ランジスタ（η）の第１のエミッタ領域（３２）
に重畳してそれより高不純物濃度の第２のエミッタ領域
（３６）を設けたので、エミッタからベースへの少数キ
ャリアの注入効率が増し、横型ＰＮＰ トランジスタ（
嬰）のｈＦバ電流増幅率）とＩｃｍａｘ （最大コレク
タ電流）を向上して高性能のＰＮＰトランジスタを共存
させることができる。
また、縦型ＮＰＮ）−ランジスタ（印）のエミッタ領域
（３０）とＮ−ＭＯＳ型トランジスタ（婬）のソース・
ドレイン領域（４３）を同一工程で形成したタイプのＢ
ｉ−０ＭＯ３ＩＣは、エミッタ領域（３０）の拡散深さ
に制約を受けるので縦型ＮＰＮトランジスタ（翻）のベ
ース領域（２８）の不純物濃度を比較的低く設定した方
が縦型ＮＰＮ トランジスタ（神）のｈＦＥのコントロ
ールが容易である。すると、ベース拡散工程で形成した
横型ＰＮＰ トランジスタ（多重）の第１のエミッタ領
域（３２）の不純物濃度も低くなるので、本願を適用す
ることによってｈ□コントロールの容易なり ｉ −０
ＭＯＳＩ Ｃとすることができる。ベース領域（２８）
の不純物濃度を下げれば、横型ＰＮＰ トランジスタ（
η）のコレクタ領域（３４）の不純物濃度も下がるの゛
でより一層高り、ｌＩとすることができる。さらに、ベ
ース拡散では無くベース領域（２８）と独立しで形成し
た分離領域（２５）の上側拡散層（４４）の拡散工程を
利用してエミッタ・コレクタを構成したタイプの横型Ｐ
ＮＰ トランジスタでも本願の効果は大きい。
（３０）とＮ−ＭＯＳ型トランジスタ（婬）のソース・
ドレイン領域（４３）を同一工程で形成したタイプのＢ
ｉ−０ＭＯ３ＩＣは、エミッタ領域（３０）の拡散深さ
に制約を受けるので縦型ＮＰＮトランジスタ（翻）のベ
ース領域（２８）の不純物濃度を比較的低く設定した方
が縦型ＮＰＮ トランジスタ（神）のｈＦＥのコントロ
ールが容易である。すると、ベース拡散工程で形成した
横型ＰＮＰ トランジスタ（多重）の第１のエミッタ領
域（３２）の不純物濃度も低くなるので、本願を適用す
ることによってｈ□コントロールの容易なり ｉ −０
ＭＯＳＩ Ｃとすることができる。ベース領域（２８）
の不純物濃度を下げれば、横型ＰＮＰ トランジスタ（
η）のコレクタ領域（３４）の不純物濃度も下がるの゛
でより一層高り、ｌＩとすることができる。さらに、ベ
ース拡散では無くベース領域（２８）と独立しで形成し
た分離領域（２５）の上側拡散層（４４）の拡散工程を
利用してエミッタ・コレクタを構成したタイプの横型Ｐ
ＮＰ トランジスタでも本願の効果は大きい。
（ト）発明の詳細
な説明した如く、本発明によれば高性能の横型ＰＮＰト
ランジスタ（η）による相補型のバイポーラトランジス
タと相補型のＭＯＳトランジスタを共存させた半導体集
積回路を提供できる利点を有する。また、縦型ＮＰＮト
ランジスタ（毅）のベース領域（２８〉の不純物濃度を
横型ＰＮＰ）ランジスタ（邦）の制約を受けずに低く設
定することが可能なので、縦型ＮＰＮ トランジスタ（
鵠）のｈＦＥのコントロールが容易なりｉ−ＣＭＯ９Ｉ
Ｃを提供できる利点を有する。さらに、Ｐ−ＭＯ３型ト
ランジスタ（η）のソース・ドレイン領域（４０）と本
願の第２のエミッタ領域（３６）とが共通した要求を持
つので、極めて制御性良く且つ何ら付加工程を要せずに
製造できる利点をも有する。
ランジスタ（η）による相補型のバイポーラトランジス
タと相補型のＭＯＳトランジスタを共存させた半導体集
積回路を提供できる利点を有する。また、縦型ＮＰＮト
ランジスタ（毅）のベース領域（２８〉の不純物濃度を
横型ＰＮＰ）ランジスタ（邦）の制約を受けずに低く設
定することが可能なので、縦型ＮＰＮ トランジスタ（
鵠）のｈＦＥのコントロールが容易なりｉ−ＣＭＯ９Ｉ
Ｃを提供できる利点を有する。さらに、Ｐ−ＭＯ３型ト
ランジスタ（η）のソース・ドレイン領域（４０）と本
願の第２のエミッタ領域（３６）とが共通した要求を持
つので、極めて制御性良く且つ何ら付加工程を要せずに
製造できる利点をも有する。
第１図及び第２図Ａ乃至第２図りは本発明を説明する為
の断面図、第３１１Ａは従来例を説明する為の断面図で
ある。
の断面図、第３１１Ａは従来例を説明する為の断面図で
ある。
Claims (1)
- （１）一導電型半導体基板と、この基板全面に形成した
逆導電型のエピタキシャル層と、前記基板表面に設けた
一導電型及び逆導電型の埋込層と、バイポーラ型素子を
各々分離する為に前記逆導電型の埋込層を夫々取囲んで
前記エピタキシャル層を貫通した一導電型の分離領域と
、ＭＯＳ型素子を各々分離する為に前記エピタキシャル
層表面に設けた選択分離領域と、前記分離領域によって
島状に形成した複数個のアイランドと、該アイランドを
コレクタとし前記アイランドの表面に形成した一導電型
のベース領域及びこのベース領域の表面に形成した逆導
電型のエミッタ領域で形成する縦型バイポーラトランジ
スタと、別のアイランドをベースとしこのアイランド表
面に形成した一導電型の第１のエミッタ領域及びこの第
１のエミッタ領域とは離間した前記別のアイランド表面
に形成した一導電型のコレクタ領域とで形成する前記縦
型バイポーラトランジスタと相補対を成す横型バイポー
ラトランジスタと、前記選択分離領域で囲まれた前記エ
ピタキシャル層の表面に形成した一導電型のソース・ド
レイン領域及び前記エピタキシャル層表面にゲート絶縁
膜を挾んで配設したゲート電極で形成する一導電チャン
ネル型ＭＯＳトランジスタと、前記選択分離領域で囲ま
れた前記エピタキシャル層の表面に形成した一導電型の
ウェル領域及びこのウェル領域表面に形成した逆導電型
のソース・ドレイン領域と前記エピタキシャル層表面に
ゲート酸化膜を挾んで配設したゲート電極とで形成する
逆導電チャンネル型ＭＯＳトランジスタとを具備すると
共に、前記横型バイポーラトランジスタの第１のエミッ
タ領域表面に前記一導電チャンネル型ＭＯＳトランジス
タのソース・ドレイン領域と同一工程による前記第１の
エミッタ領域より高不純物濃度の第２のエミッタ領域を
形成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286203A JPH067582B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286203A JPH067582B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128463A true JPH01128463A (ja) | 1989-05-22 |
| JPH067582B2 JPH067582B2 (ja) | 1994-01-26 |
Family
ID=17701297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286203A Expired - Lifetime JPH067582B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067582B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053263A (ja) * | 1999-08-04 | 2001-02-23 | Texas Instr Japan Ltd | 固体撮像装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5713758A (en) * | 1980-06-27 | 1982-01-23 | Nec Corp | Semiconductor device |
-
1987
- 1987-11-12 JP JP62286203A patent/JPH067582B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5713758A (en) * | 1980-06-27 | 1982-01-23 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053263A (ja) * | 1999-08-04 | 2001-02-23 | Texas Instr Japan Ltd | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067582B2 (ja) | 1994-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |