JPH01202855A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01202855A JPH01202855A JP2659588A JP2659588A JPH01202855A JP H01202855 A JPH01202855 A JP H01202855A JP 2659588 A JP2659588 A JP 2659588A JP 2659588 A JP2659588 A JP 2659588A JP H01202855 A JPH01202855 A JP H01202855A
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
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- 238000010030 laminating Methods 0.000 claims 1
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高速動作に適したバイポーラ型トランジスタ
を有する半導体集積回路の製造方法に関するものである
。
を有する半導体集積回路の製造方法に関するものである
。
（従来の技術）
半導体集積回路はバイポーラ型集積回路とＭＩＳ型集積
回路とに大別され、それぞれ高速性および高集積性とい
う特徴を有しているが、近年これらの両者の特徴を両立
させたバイポーラＭＩＳ型半導体集積回路の開発がさか
んに行われている。
回路とに大別され、それぞれ高速性および高集積性とい
う特徴を有しているが、近年これらの両者の特徴を両立
させたバイポーラＭＩＳ型半導体集積回路の開発がさか
んに行われている。
このようなバイポーラＭＩＳ型半導体集積回路の製造方
法は第２図に示すようなものであった。
法は第２図に示すようなものであった。
第２図（ａ）ないしくｅ）は従来のバイポーラＭＩＳ型
集積回路の製造方法の工程順断面図である。
集積回路の製造方法の工程順断面図である。
第２図（ａ）に示すように、Ｐ型半導体基板２１上にＮ
０型サブコレクタ領域２２、Ｎ型エピタキシャル層２３
．Ｐ型ウェル領域２４、フィールド絶縁膜２５、Ｐ型ベ
ース領域２６、ゲート絶縁膜２７、およびゲート電極２
８を順次形成する。
０型サブコレクタ領域２２、Ｎ型エピタキシャル層２３
．Ｐ型ウェル領域２４、フィールド絶縁膜２５、Ｐ型ベ
ース領域２６、ゲート絶縁膜２７、およびゲート電極２
８を順次形成する。
第２図（ｂ）に示すように、フォトレジスト膜２９およ
びゲート電極２８をマスクとして高濃度の砒素をイオン
注入して、Ｎ１型ドレイン領域３０およびＮ４型エミッ
タ領域３１を形成する。
びゲート電極２８をマスクとして高濃度の砒素をイオン
注入して、Ｎ１型ドレイン領域３０およびＮ４型エミッ
タ領域３１を形成する。
第２図（Ｃ）に示すように、全面に層間絶縁膜３２を形
成したのち、各領域への電気的接触をとるためのコンタ
クト窓３３を形成する。
成したのち、各領域への電気的接触をとるためのコンタ
クト窓３３を形成する。
こののち、通常の配線工程を経てバイポーラＭＩＳ型半
導体集積回路が完成する。
導体集積回路が完成する。
（発明が解決しようとする課題）
上記、従来のバイポーラＭＩＳ型半導体集積回路の製造
方法においては、コンタクト窓３３がＮ０型エミッタ領
域３１を形成したのち開孔されるため。
方法においては、コンタクト窓３３がＮ０型エミッタ領
域３１を形成したのち開孔されるため。
製造工程でのマスク合わせずれを考慮するＮ＋型エミッ
タ領域３１はコンタクト窓３３より充分大きくなければ
ならない、−例としてコンタクト窓３３の最小加工寸法
が１戸、マスク合わせずれが最大１戸とすると、最小の
エミッタ幅は３−となる。すなわち、非常に微細な最小
加工寸法を達成してもバイポーラ型トランジスタのエミ
ッタ幅はあまり微細化できず、結果として高速性がそれ
ほど高くならない欠点があった。
タ領域３１はコンタクト窓３３より充分大きくなければ
ならない、−例としてコンタクト窓３３の最小加工寸法
が１戸、マスク合わせずれが最大１戸とすると、最小の
エミッタ幅は３−となる。すなわち、非常に微細な最小
加工寸法を達成してもバイポーラ型トランジスタのエミ
ッタ幅はあまり微細化できず、結果として高速性がそれ
ほど高くならない欠点があった。
本発明の目的は、従来の欠点を解消し、エミッタ幅を微
細にすることができ、浅いエミッタが形成でき、高速性
に優れた半導体集積回路の製造方法を提供することであ
る。
細にすることができ、浅いエミッタが形成でき、高速性
に優れた半導体集積回路の製造方法を提供することであ
る。
（８題を解決するための手段）
本発明の半導体集積回路の製造方法は、半導体基板の表
面に沿って第１導電型のベース領域を形成する工程と、
半導体基板の表面上に薄い絶縁膜と第１の多結晶シリコ
ン膜とを順次積層して形成する工程と、第１の多結晶シ
リコン膜および絶縁膜の一部を選択的に除去してベース
領域に達するエミッタ窓を開孔したのち、全面に第２の
多結晶シリコン膜を被着する工程と、第２の多結晶シリ
コン膜を通して、ベース領域内に不純物を導入して反対
導電型のエミッタ領域を形成する工程とを含むものであ
り、絶縁膜および多結晶シリコン膜がそれぞれＭＩＳ型
トランジスタのゲート絶縁膜およびゲート電極を兼ねる
ものである。
面に沿って第１導電型のベース領域を形成する工程と、
半導体基板の表面上に薄い絶縁膜と第１の多結晶シリコ
ン膜とを順次積層して形成する工程と、第１の多結晶シ
リコン膜および絶縁膜の一部を選択的に除去してベース
領域に達するエミッタ窓を開孔したのち、全面に第２の
多結晶シリコン膜を被着する工程と、第２の多結晶シリ
コン膜を通して、ベース領域内に不純物を導入して反対
導電型のエミッタ領域を形成する工程とを含むものであ
り、絶縁膜および多結晶シリコン膜がそれぞれＭＩＳ型
トランジスタのゲート絶縁膜およびゲート電極を兼ねる
ものである。
（作 用）
本発明の半導体集積回路の製造方法によれば。
高速性に優れたバイポーラ型トランジスタを有するバイ
ポーラＭＩＳ型半導体集積回路を製造することができる
。
ポーラＭＩＳ型半導体集積回路を製造することができる
。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第１図Ｃａ’）ないしくｆ）は本発明の半導体集積回路
の製造方法の工程を示す断面図である。
の製造方法の工程を示す断面図である。
第１図（ａ）において、Ｐ型半導体基板１上にＮ０型サ
ブコレクタ領域２、Ｎ型エピタキシャル層３、Ｐ型ウェ
ル領域４、フィールド絶縁膜５、Ｐ型ベース領域６およ
び、ゲート絶縁膜７を順次形成し、全面に第１の多結晶
シリコン膜８を被着する。
ブコレクタ領域２、Ｎ型エピタキシャル層３、Ｐ型ウェ
ル領域４、フィールド絶縁膜５、Ｐ型ベース領域６およ
び、ゲート絶縁膜７を順次形成し、全面に第１の多結晶
シリコン膜８を被着する。
次に、第１図（ｂ）に示すように、第１の多結晶シリコ
ン膜８およびゲート絶縁膜７の一部を選択的にエツチン
グ除去し、エミッタ窓９およびコレクタ・コンタクト窓
１０を開孔する。
ン膜８およびゲート絶縁膜７の一部を選択的にエツチン
グ除去し、エミッタ窓９およびコレクタ・コンタクト窓
１０を開孔する。
次に、第１図（ｅ）に示すように、全体に第２の多結晶
シリコン膜１１を被着する。このとき、第２の多結晶シ
リコン膜１１と第１の多結晶シリコン膜８あるいはＰ型
ベース領域６との電気的コンタクトが充分とれるように
表面を弗酸等でエツチングしても、ゲート絶縁膜７は第
１の多結晶シリコン膜８で覆われているため影響を受け
ない。
シリコン膜１１を被着する。このとき、第２の多結晶シ
リコン膜１１と第１の多結晶シリコン膜８あるいはＰ型
ベース領域６との電気的コンタクトが充分とれるように
表面を弗酸等でエツチングしても、ゲート絶縁膜７は第
１の多結晶シリコン膜８で覆われているため影響を受け
ない。
次に、第１図（ｄ）に示すように、第２の多結晶シリコ
ン膜１１、第１の多結晶シリコン膜８およびゲート絶縁
膜７の一部を選択的にエツチング除去し、エミッタ窓９
およびコレクタ・コンタクト窓１０の周辺部とゲート電
極１２だけを残留させる。
ン膜１１、第１の多結晶シリコン膜８およびゲート絶縁
膜７の一部を選択的にエツチング除去し、エミッタ窓９
およびコレクタ・コンタクト窓１０の周辺部とゲート電
極１２だけを残留させる。
次に、第１図（ｅ）に示すように、フォトレジスト膜１
３をマスクとして高濃度の砒素をイオン注入し、Ｎ９型
エミッタ領域１４、Ｎ３型コレクタ・コンタクト領域１
５およびＮ４型ドレイン領域１６を形成する。このとき
、Ｎ０型エミッタ領域１４およびＮ＋型コレクタ・コン
タクト領域１５は多結晶シリコンからの拡散により形成
されるためＮ０型ドレイン領域１６より拡散の深さが浅
くなる。
３をマスクとして高濃度の砒素をイオン注入し、Ｎ９型
エミッタ領域１４、Ｎ３型コレクタ・コンタクト領域１
５およびＮ４型ドレイン領域１６を形成する。このとき
、Ｎ０型エミッタ領域１４およびＮ＋型コレクタ・コン
タクト領域１５は多結晶シリコンからの拡散により形成
されるためＮ０型ドレイン領域１６より拡散の深さが浅
くなる。
次に、第１図（ｆ）に示すように、全面に層間絶。
縁膜１７を形成したのち、各領域へのコンタクト窓１８
を開孔する。
を開孔する。
こののち、通常の配線工程を経てバイポーラＭＩＳ型半
導体集積回路が完成する。
導体集積回路が完成する。
この半導体集積回路の製造方法では、エミッタ窓９の幅
は第１の多結晶シリコン膜８の加工精度により決定され
、コンタクト窓との合わせずれを考慮する必要がないた
め、エミッタ幅をフォトエツチングの最小加工寸法程度
に小さくできる。さらにエミッタ領域への不純物の拡散
を多結晶シリコンを通して行うため、拡散深さを浅くす
ることができ、結果として高速性に優れたバイポーラ型
トランジスタを得ることができる。
は第１の多結晶シリコン膜８の加工精度により決定され
、コンタクト窓との合わせずれを考慮する必要がないた
め、エミッタ幅をフォトエツチングの最小加工寸法程度
に小さくできる。さらにエミッタ領域への不純物の拡散
を多結晶シリコンを通して行うため、拡散深さを浅くす
ることができ、結果として高速性に優れたバイポーラ型
トランジスタを得ることができる。
なお、第１図の実施例では、説明の都合上、バイポーラ
型トランジスタとしてＮＰＮ型を、またＭＩＳ型トラン
ジスタとしてＮチャネル型を用いたが、これはそれぞれ
ＰＮＰ型およびＰチャネル型としても同様の効果が得ら
れるし、またいわゆる相補型ＭＩＳ集積回路に適用する
こともできる。
型トランジスタとしてＮＰＮ型を、またＭＩＳ型トラン
ジスタとしてＮチャネル型を用いたが、これはそれぞれ
ＰＮＰ型およびＰチャネル型としても同様の効果が得ら
れるし、またいわゆる相補型ＭＩＳ集積回路に適用する
こともできる。
（発明の効果）
本発明によれば、バイポーラ型トランジスタのエミッタ
幅が１回のフォトエツチング工程により決定されるため
、エミッタ幅を微細にすることができ、また浅いエミッ
タが形成できるため高速性に優れた半導体集積回路を製
造することができ。
幅が１回のフォトエツチング工程により決定されるため
、エミッタ幅を微細にすることができ、また浅いエミッ
タが形成できるため高速性に優れた半導体集積回路を製
造することができ。
その実用上の効果は極めて大である。
第１図は本発明の一実施例における半導体集積回路の製
造方法の工程断面図、第２図は従来の半導体集積回路の
製造方法の工程断面図である。 １ ・・・Ｐ型半導体基板、２・・・Ｎ０型サブコレク
タ領域、３ ・・・Ｎ型エピタキシャル層、４・・・Ｐ
型ウェル領域、５・・・フィールド絶縁膜、６ ・・・
Ｐ型ベース領域、７・・・ゲート絶縁膜、８ ・・・第
１の多結晶シリコン膜、９ ・・・エミッタ窓、１０・
・・コレクタ・コンタクト窓、１１・・・第２の多結晶
シリコン膜、１２・・・ゲート電極、１３・・・フォト
レジスト膜、１４・・・ Ｎ０型エミッタ領域、１５・
・・Ｎ＋型コレクタ・コンタクト領域、１６・・・Ｎ４
型ドレイン領域、１７・・・層間絶縁膜、１８・・・コ
ンタクト窓。 第１図 第１図
造方法の工程断面図、第２図は従来の半導体集積回路の
製造方法の工程断面図である。 １ ・・・Ｐ型半導体基板、２・・・Ｎ０型サブコレク
タ領域、３ ・・・Ｎ型エピタキシャル層、４・・・Ｐ
型ウェル領域、５・・・フィールド絶縁膜、６ ・・・
Ｐ型ベース領域、７・・・ゲート絶縁膜、８ ・・・第
１の多結晶シリコン膜、９ ・・・エミッタ窓、１０・
・・コレクタ・コンタクト窓、１１・・・第２の多結晶
シリコン膜、１２・・・ゲート電極、１３・・・フォト
レジスト膜、１４・・・ Ｎ０型エミッタ領域、１５・
・・Ｎ＋型コレクタ・コンタクト領域、１６・・・Ｎ４
型ドレイン領域、１７・・・層間絶縁膜、１８・・・コ
ンタクト窓。 第１図 第１図
Claims (2)
- （１）半導体基板の表面に沿って第１導電型のベース領
域を形成する工程と、前記半導体基板の表面上に薄い絶
縁膜と第１の多結晶シリコン膜とを順次積層して形成す
る工程と、前記第１の多結晶シリコン膜および、前記絶
縁膜の一部を選択的に除去して、前記ベース領域に達す
るエミッタ窓を開孔したのち全面に第２の多結晶シリコ
ン膜を被着する工程と、前記第２の多結晶シリコン膜を
通して、前記ベース領域内に不純物を導入して反対導電
型のエミッタ領域を形成する工程とを含むことを特徴と
する半導体集積回路の製造方法。 - （２）絶縁膜および多結晶シリコン膜がそれぞれＭＩＳ
型トランジスタのゲート絶縁膜およびゲート電極を兼ね
ることを特徴とする請求項（１）記載の半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2659588A JPH01202855A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2659588A JPH01202855A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202855A true JPH01202855A (ja) | 1989-08-15 |
Family
ID=12197884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2659588A Pending JPH01202855A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0518611A2 (en) * | 1991-06-10 | 1992-12-16 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| EP0897194A1 (en) * | 1997-08-12 | 1999-02-17 | Nec Corporation | Method for manufacturing a BiCMOS semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197967A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6298663A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 半導体集積回路装置 |
| JPS6373552A (ja) * | 1986-09-16 | 1988-04-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-02-09 JP JP2659588A patent/JPH01202855A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197967A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6298663A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 半導体集積回路装置 |
| JPS6373552A (ja) * | 1986-09-16 | 1988-04-04 | Nec Corp | 半導体装置及びその製造方法 |
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| EP0897194A1 (en) * | 1997-08-12 | 1999-02-17 | Nec Corporation | Method for manufacturing a BiCMOS semiconductor device |
| US6100124A (en) * | 1997-08-12 | 2000-08-08 | Nec Corporation | Method for manufacturing a BiCMOS semiconductor device |
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