JPS6121695Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、中央処理装置、特に、マイクロプロ
グラム制御方式の中央処理装置に関する。

従来の中央処理装置は、ECCビツトが付加さ
れているマイクロプログラム語で構成されるマイ
クロプログラムを格納する制御記憶部と、前記制
御記憶部から前記マイクロプログラム語を読み出
すためのアドレスを格納するアドレス部と、前記
制御記憶部から読み出されたマイクロプログラム
語を保持するための保持部と、前記保持部で保持
されたマイクロプログラム語のECCチエツクを
行ない１ビツトエラーのときにはエラービツトを
自動訂正するとともに１ビツトエラー指示信号を
出力し２ビツト以上のエラーのときには２ビツト
以上エラー指示信号を出力するチエツク部と、前
記保持部から出力されたマイクロプログラム語と
前記チエツク部から出力された１ビツトエラー訂
正後のマイクロプログラム語を１ビツトエラー指
示信号の供給の有無によつて切り替える選択部と
前記選択部から出力されたマイクロプログラム語
により動作しさらにマイクロプログラムの次のア
ドレスを決めかつ前記チエツク部からのエラー信
号により前記クロツク部に対して１ビツトエラー
のときは供給されているクロツク信号の出るタイ
ミングを遅くするよう指示するクロツク遅延信号
を出力し２ビツト以上のエラーのときはクロツク
停止を指示するクロツク停止信号を出力する論理
部と、前記アドレス部と前記保持部と前記論理部
へクロツク信号を供給するクロツク部とを含んで
構成される。

以下に従来の中央処理装置の例について、図面
を参照して詳細に説明する。

第１図は従来の中央処理装置の一例を示すブロ
ツク図で、第１図に示す中央処理装置は、ECC
ビツトが付加されたマイクロプログラム語で構成
されるマイクロプログラムを格納する制御記憶部
２と、制御記憶部２に格納したマイクロプログラ
ム語を読み出すためのアドレスを格納するアドレ
ス部１と、読み出されたマイクロプログラム語１
２を保持する保持部３と、保持部３に保持された
マイクロプログラム語１３のECCチエツクおよ
び１ビツトエラーの自動訂正を行うチエツク部４
と、マイクロプログラム語１３とチエツク部４で
１ビツトエラーを自動訂正したマイクロプログラ
ム語１４のどちらか一方を選択してマイクロプロ
グラム語１５として出力する選択部５と、マイク
ロプログラム語１５により動作する論理部６と、
前記アドレス部１と保持部３および論理部６にク
ロツクを供給するクロツク部７とで構成されてい
る。

クロツク信号１０３は論理部６でアドレス１６
が決まるタイミングでクロツク部７から出力さ
れ、クロツク信号１０４はクロツク信号１０３の
出た後、アドレス部１から制御記憶部２にアドレ
ス１１が与えられた後に、制御記憶部から読み出
されたマイクロプログラム語１２が確定するタイ
ミングでクロツク部７から出力されている。

しかし、制御記憶部２に使用される記憶素子は
使用経過とともにアクセスタイムがだんだん遅く
なつたり、固定故障になる特性をもつているの
で、読み出されたマイクロプログラム語１２のう
ちクロツク信号１０４より遅く確定するビツトあ
るいは固定故障ビツトは誤つたビツトが保持部３
にセツトされてしまう。

この保持部３にセツトされたマイクロプログラ
ム語１３はチエツク部４でECCチエツクが行な
われ、１ビツトエラーのときは、エラー指示信号
１０１を選択部５と論理部６に出し、選択部５で
は１ビツトエラー指示信号１０１によりマイクロ
プログラム語１４をマイクロプログラム語１５と
して論理部６に出力する動作をする。

論理部６では１ビツトエラー指示信号１０１を
受けるとクロツク部７に対してマイクロプログラ
ム語１３のエラービツトを訂正したマイクロプロ
グラム語１４が確定して、選択部５を通過したマ
イクロプログラム１５として論理部６に正しく送
られて論理部６の動作が正常終了する迄クロツク
信号１０５が遅れて出るようにクロツク部７に対
してクロツク遅延信号１０６を出力する動作をす
る。

また、２ビツト以上のエラーのときは、２ビツ
ト以上エラー指示信号１０２が出て論理部６の動
作によりクロツク停止信号１０７が出力されて中
央処理装置が止つてしまう。

従つて、従来の中央処理装置は、１ビツトエラ
ーのときは中央処理装置の性能が低下し、また２
ビツト以上エラーのときはシステムダウンになる
という欠点があつた。

すなわち、従来の中央処理装置は、制御記憶部
が使用経過に伴つてアクセス遅れを生じても、あ
る程度までは、クロツク信号を遅らせることによ
りエラーとなることを防止しているが、ある程度
以上のアクセス遅れを発生するとエラーを発生し
てしまいシステムダウンとなつてしまうという欠
点があつた。

本考案の目的は、システムダウンを防止するた
めに行なう制御記憶部の交換が事前に容易に行な
えるように制御記憶部のアクセス遅れを早期に検
出できる中央処理装置を提供することにある。

すなわち、本考案の目的は中央処理装置が制御
記憶部からのマイクロプログラム語の読み出しに
よつてエラーになつたとき、性能低下またはシス
テムダウンの頻度を少なくできる中央処理装置を
提供することにある。

本考案の中央処理装置は、ECCビツトが付加
されているマイクロプログラム語で構成されるマ
イクロプログラムを格納する制御記憶部と、前記
制御記憶部から前記マイクロプログラム語を読み
出すためのアドレスを格納するアドレス部と、前
記制御記憶部から読み出されたマイクロプログラ
ム語を保持するための保持部と、前記保持部で保
持されたマイクロプログラム語のECCチエツク
を行ない１ビツトエラーのときはエラービツトを
自動訂正するとともに１ビツトエラー指示信号を
出力し２ビツト以上のエラーのときは２ビツト以
上のエラー指示信号を出力するチエツク部と、前
記保持部から出力されたマイクロプログラム語と
前記チエツク部から出力された１ビツトエラー訂
正後のマイクロプログラム語を１ビツトエラー指
示信号によつて切り替える選択部と、前記選択部
から出力されたマイクロプログラム語により動作
しさらにマイクロプログラムの次のアドレスを決
めかつ前記チエツク部からのエラー信号により前
記クロツク部に対して１ビツトエラーのときは供
給されているクロツク信号の出るタイミングを遅
くするよう指示するクロツク遅延信号を出力し２
ビツト以上のエラーのときはクロツク停止を指示
するクロツク停止信号を出力する論理部と、前記
アドレス部と前記保持部と前記論理部へクロツク
信号を供給するクロツク部と、前記保持部で保持
するタイミングより早いタイミングで読み出され
れたマイクロプログラム語を保持する保持回路
と、前記保持回路が保持したマイクロプログラム
語のECCチエツクを行いチエツクの結果エラー
であつたときにエラー信号を前記論理部へ知らせ
るチエツク回路と、前記エラー信号が供給された
ときに前記アドレスを保持するアドレス保持回路
とを含んで構成される。

すなわち、本考案の中央処理装置は保持部より
早いタイミングでマイクロプログラム語を保持す
る保持回路と、この保持部に保持されたマイクロ
プログラムのECCチエツクを行ないチエツクの
結果エラーであつたときに論理部に知らせるエラ
ー信号を発生するチエツク回路と、エラー時の制
御記憶部に与えられたアドレスを保持するアドレ
ス保持回路とを追加して制御記憶部に使用されて
いる記憶素子の使用経過によるアクセスの遅れを
前以つて知ることにより中央処理装置の性能低下
または停止することを防止するように構成され
る。

次に、本考案の実施例について、図面を参照し
て説明する。

第２図は本考案の一実施例を示すブロツク図
で、制御記憶部２から読み出されたマイクロプロ
グラム語１２を保持部３より早いタイミングで出
るクロツク信号１０９にて保持回路６にマイクロ
プログラム語１２をセツトし、同じクロツク信号
１０９にてアドレス１より出力されたアドレス１
１をアドレス保持回路８にてセツトする。

アドレス保持回路８の出力アドレス２１は論理
部６に接続されている。保持回路９９の出力であ
るマイクロプログラム語２２はチエツク回路１０
でECCチエツクが行なわれる。

チエツク回路１０はチエツクの結果エラーであ
ればエラー信号１０８を論理値“０”にし、エラ
ーでなければ論理値“１”を出す。エラー信号１
０８が論理値“０”であればクロツク信号１０９
と論理値をとるためのアンド回路２０１，２０２
の出力が論理値“０”になり次のステツプで出る
信号１０９はアドレス保持回路８、保持回路９に
セツトしないので、エラー状態をそのまま保持し
ている。

また、エラー信号１０３は論理部６にも接続さ
れていて、論理部６には中央処理装置は現在正常
動作しているが時間経過とともに異常動作を行う
可能性のある情報を保持する回路があり、その回
路に情報がセツトされるとフアームウエアに対し
て、割込みをかけ割り込まれたフアームウエアは
その割込みの原因を調べて、オペレータに対して
注意メツセージを出すようソフトウエアに知らせ
るようになつているので、論理部６はエラー信号
１０８が論理値“０”のとき、その回路にセツト
するし、出力アドレス２１も同時にに情報として
取り入れる。

論理部６にマイクロプログラム語２２を取り入
れる回路の余裕があればマイクロプログラム語２
２を取り入れることもできる。

なお、クロツク信号１０９を出すタイミングは
クロツク信号１０４を出すタイミングを決めた計
算式の余裕度に応じて決めればよい。

本考案の中央処理装置は、保持部よりも早いタ
イミングで読み出されたマイクロプログラムがセ
ツトされる保持回路を追加することにより、オペ
レータが中央処理装置の制御記憶部の記憶素子の
使用経過によるアクセスの遅れを前もつて知るこ
とにより、適当な時期に保守部品と交換できるの
で、中央処理装置の性能低下またはシステムダウ
ンの頻度を少なくできるという効果がある。

【図面の簡単な説明】

第１図は従来の一例を示すブロツク図、第２図
は本考案の一実施例を示すブロツク図である。 １……アドレス部、２……制御記憶部、３……
保持部、４……チエツク部、５……選択部、６…
…論理部、７……クロツク部、８……アドレス保
持回路、９……保持回路、１０……チエツク回
路、１１……アドレス、１２……マイクロプログ
ラム語、１３……マイクロプログラム語、１４…
…マイクロプログラム語、１５……マイクロプロ
グラム語、１６……アドレス、１０１……１ビツ
トエラー指示信号、１０２……２ビツト以上エラ
ー指示信号、１０３〜１０５……クロツク信号、
１０６……クロツク遅延信号、１０７……クロツ
ク停止信号、２２……マイクロプログラム語、１
０８……エラー信号、１０９……クロツク信号、
２０１，２０２……アンド回路。

Claims (1)

【実用新案登録請求の範囲】
1. ECCビツトが付加されているマイクロプログ
   ラム語で構成されるマイクロプログラムを格納す
   る制御記憶部と、前記制御記憶部から前記マイク
   ロプログラム語を読み出すためのアドレスを格納
   するアドレス部と、前記制御記憶部から読み出さ
   れたマイクロプログラム語を保持するための保持
   部と、前記保持部で保持されたマイクロプログラ
   ム語のECCチエツクを行い１ビツトエラーのと
   きにはエラービツトを自動訂正するとともに、１
   ビツトエラー指示信号を出力し２ビツト以上のエ
   ラーのときには２ビツト以上エラー指示信号を出
   力するチエツク部と、前記保持部から出力された
   マイクロプログラム語と前記チエツク部から出力
   された１ビツトエラー訂正後のマイクロプログラ
   ム語を１ビツトエラー指示信号によつて切り換え
   る選択部と、前記選択部から出力されたマイクロ
   プログラム語により動作しさらにマイクロプログ
   ラムの次のアドレスを決めかつ前記チエツク部か
   らのエラー信号により前記クロツク部に対して１
   ビツトエラーのときは供給されているクロツク信
   号の出るタイミングを遅くするよう指示するクロ
   ツク遅延信号を出力し２ビツト以上のエラーのと
   きはクロツク停止を指示するクロツク停止信号を
   出力する論理部と、前記アドレス部と前記保持部
   と前記論理部へクロツク信号を供給するクロツク
   部と、前記保持部で保持するタイミングより早い
   タイミングで読み出されたマイクロプログラム語
   を保持する保持回路と、前記保持回路が保持した
   マイクロプログラム語のECCチエツクを行いチ
   エツクの結果エラーであつたときにエラー信号を
   前記論理部へ知らせるチエツク回路と、前記エラ
   ー信号が供給されたときに前記アドレスを保持す
   るアドレス保持回路とを含むことを特徴とする中
   央処理装置。