JPH0481953A

JPH0481953A - メモリ装置

Info

Publication number: JPH0481953A
Application number: JP2195596A
Authority: JP
Inventors: Yasuyuki Yasuma; 安間　恭之
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-24
Filing date: 1990-07-24
Publication date: 1992-03-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリ装置に関し、特にメモリ装置のパリテ
ィチエツクの改良に関する。

〔従来の技術〕

従来、メモリ装置におけるパリティチエツクは、エラー
発生時にエラーのあったことを中央処理部（ｃｐｕ）へ
割込みにて通知するだけであった。そのためＣＰＵは、
あらかじめ決められた割込みベクターに従い、割込みプ
ログラムが格納された先頭番地へ分岐し、何らかの処理
をおこなうが、誤りの発生した番地を知ることができな
かっな。また、ＥＣＣを用いた誤り訂正は、ＣＰＵのア
クセス単位でのみ有効な方式であり、メモリ全体に渡る
故障には対応できなかった。

〔発明が解決しようとする課題〕

上述した従来のパリティチエツク機能だけでは、エラー
発生アドレスが必ずしも正確にわかるわけではないので
、やむをえずシステムを停止させなければならない欠点
があった。

〔課題を解決するための手段〕

本発明のメモリ装置は、書き込み時は同時に書き込まれ
、読み出し時は選択された１つの系のみが有効となるよ
うに制御されるｎ系統（ｎ≧２）のメモリと、メモリバ
リヤーエラー発生時にエラーの発生のあったアドレスを
保持するエラー発生アドレス保持部と、メモリバリヤー
エラー発生時にエラーの発生のあったメモリの系統を保
持するエラー発生メモリ系統保持部とを有している。

本発明のメモリ装置は、書き込み時は同時に書き込まれ
、読み出し時は選択された１つの系のみが有効となるよ
うに制御されるｎ系統（ｎ≧２）のメーモリと、メモリ
バリヤー発生時にエラーの発生のあったアドレスを保持
するエラー発生アドレス保持部と、メモリバリヤー発生
時にエラーの発生のあったメモリの系統を保持するエラ
ー発生メモリ保持系統部とを含み、メモリバリヤーエラ
ー発生時に前記エラー発生アドレス保持部に保持された
アドレスについて前記エラー発生メモリ系統保持部に保
持されたメモリの系統以外の系統のメモリの読み出しを
有効にして前記り系統のメモリから読み出したデータで
前記ｎ系統のメモリに書き込みを行うことを特徴とする
。

〔実施例〕

本発明について、図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

１は中央処理装置、２はメモリバリヤーエラー発生アド
レス保持部、３は割込み発生及びエラー発生アドレス保
持タイミング調整を行う割込み発生部、４はエラー発生
メモリ系統識別信号保持部、５は書き込みバッファ、６
は１系読み出しバッファ、７は２系読み出しバッファ、
８はｎ系読み出しバッファ、９はアクセスメモリ選択部
、１０は１系パリテイ検出・付加部、１１は２系パリテ
イ検出・付加部、１２はｎ系パリティ検出・付加部、１
３は１系メモリ、１４は１系パリテイピツト用メモリ、
１５は２系メモリ、１６は２系パリテイビツト用メモリ
、１７はｎ系メモリ、１８はｎ系パリティビット用メモ
リである。（ｎ≧２）。

図中、ＭＲＣ（ＭＲＣＩ、ＭＲＣ２，・・・ＭＲＣｎ）
、ＭＷＣ１■ＯＲ，ＩＯＷはコマンド信号であり、それ
ぞれメモリ読み出し制御信号、メモリ書き込み制御信号
、Ｉ１０読み出し制御信号。

Ｉ１０書き込み制御信号である。（ＭＲＣＩ。

ＭＲＣ２，−−−ＭＲＣｎは、１系、２系・・・ｎ系用
メモリ読み出し制御信号）次に、本実施例の動作概要を示す。

書き込み時に中央処理装置１より出力されたデータは、
書き込みバッファ５を介してそれぞれメモリ１３，１５
．１７に書き込まれる。この際パリティ検出・付加部１
０．１１．１２によって、１系、２系、・・・ｎ系にお
けるパリティビットを生成してパリティビット用メモリ
１４，１６．１８に書き込まれる。読み出し時は、Ｉ１
０命令によってアクセスメモリ選択部９に書き込まれた
内容で選択された系のメモリ（ｎ系統あるメモリのうち
１つの系のみとする）のデータが読み出しデータとして
有効となる。

１系が有効な時は、１系メモリ１３より読み出されたデ
ータは、１系統み出しバッファ６を介して中央処理装置
１にとりこまれる。この際１系パリテイ検出・付加部１
０にて、１系パリテイビツト用メモリ１４より読み出し
たパリティビットとともにパリティ検出され、エラーの
ない時は、エラービットは立たないが、エラーが発生し
た時は、エラーピットが立って割り込み発生部３に入力
される０割り込み発生部３では、これを保持して中央処
理装置１へ割込みを通知するとともに、エラ−発生アド
レス保持部２にてエラーの発生したアドレスを保持し、
エラー発生メモリ系統保持部４にてどの系でエラーが発
生したかを示すために現在有効になっている系に対応し
たビットをＯＮにする（有効となっている系統のパリテ
ィエラーのみ有効、割り込み発生部３がタイミング調整
）。

１度ＯＮになったビットは、中央処理装置１にてメモリ
機能が正常と判断されるまで、ＯＦＦにはされないよう
になっている。

ｎ系が有効な時もｎ系の回路が上記と同等の動作をする
ことになる。

読み出し時にパリティエラーが発生すると、中央処理装
置１に割り込みがかかり、あらかじめ、指定された割込
みベクターに従って、メモリバリヤーエラー発生時の割
込み処理ルーチンの先頭番地へ分岐し、これが実行され
る。この処理の中で、エラー発生アドレス保持部２を参
照すると、パリティエラーの発生した物理アドレスを知
ることができエラー発生メモリ系統保持部４を参照する
ことで、現在どの系のメモリが正常なメモリ系統である
かを知ることができる。この後、エラー発生メモリ系統
保持部４の内容に従って残っている正常なメモリ系統の
うち１系統を選択するように、アクセスメモリ選択部９
に対してＩ１０書き込み命令を実行し、エラー発生アド
レス保持部２で参照した物理アドレスのデータを読み出
すと同時にそのデータをすべての系のメモリのその物理
アドレスに書き込んでやる。こうすることで、偶発的な
エラーの発生した系のデータも訂正され、正常なメモリ
系統によるシステムの連続動作を可能にする。

また、もう−度エラーのおこった系にメモリを戻し、同
一アドレスを読み出してエラーがおこらなければ、これ
を偶発的なものとして、エラー発生メモリ系統保持部４
における対応したビットをＯＦＦにし、不良とみなされ
たメモリ系統を正常なものとしてみなすことも可能であ
る。

但し、メモリバリヤーエラーが発生し、さらにその割込
み処理ルーチンにおいてメモリバリヤーエラーが発生し
た場合のシステムのデッドロックは避ける必要がある。

〔発明の効果〕

本発明により、メモリバリヤーエラー発生によるシステ
ム停止を軽減させることができるとともに、システム全
体の信頼性を向上させることができる。

【図面の簡単な説明】

第１図は、本発明の実施例のブロック図である。１・・・中央処理装置、２・・・エラー発生アドレス保
持部、３・・・割り込み発生部、４・・・エラー発生メ
モリ系統保持部、５・・・書き込みバッファ、６・・・
１系読み出しバッファ、７・・・２系読み出しバ・ｙフ
ァ、８・・・ｎ系読み出しバッファ、９・・・アクセス
メモリ選択部、１０・・・１系パリテイ検出・付加回路
、１１・・・２系パリテイ検出・付加回路、１２・・・
ｎ系パリティ検出・付加回路、１３・・・１系メモリ、
１４・・・１系パリテイビツト用メモリ、１５・・・２
系メモリ、１６・・・２系パリテイビツト用メモリ、１
７・・・ｎ系メモリ、１８・・・ｎ系パリティビット用
メモリ。

Claims

【特許請求の範囲】１、書き込み時は同時に書き込まれ、読み出し時は選択
された１つの系のみが有効となるように制御されるｎ系
統（ｎ≧２）のメモリと、メモリパリテイエラー発生時
にエラーの発生のあったアドレスを保持するエラー発生
アドレス保持部と、メモリパリテイエラー発生時にエラ
ーの発生のあったメモリの系統を保持するエラー発生メ
モリ系統保持部とを含むことを特徴とするメモリ装置。２、書き込み時は同時に書き込まれ、読み出し時は選択
された１つの系のみが有効となるように制御されるｎ系
統（ｎ≧２）のメモリと、メモリバリヤー発生時にエラ
ーの発生のあったアドレスを保持するエラー発生アドレ
ス保持部と、メモリパリテイ発生時にエラーの発生のあ
ったメモリの系統を保持するエラー発生メモリ保持系統
部とを含み、メモリパリテイエラー発生時に前記エラー
発生アドレス保持部に保持されたアドレスについて前記
エラー発生メモリ系統保持部に保持されたメモリの系統
以外の系統のメモリの読み出しを有効にして前記ｎ系統
のメモリから読み出したデータで前記ｎ系統のメモリに
書き込みを行うことを特徴とするメモリ装置。