JPH05134938A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH05134938A JPH05134938A JP3296027A JP29602791A JPH05134938A JP H05134938 A JPH05134938 A JP H05134938A JP 3296027 A JP3296027 A JP 3296027A JP 29602791 A JP29602791 A JP 29602791A JP H05134938 A JPH05134938 A JP H05134938A
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 エラーコレクトコード（ＥＣＣ）を保持した
メモリの各３２ビットのメモリデータに対して発生した
１ビットエラーがソフトエラーであるか、ハードエラー
であるかを判定できるようにする。 【構成】 １ビットエラーが発生したときに、エラー発
生検出ビットの論理値が‘１’であるか否かを判定し、
‘１’でなければデータコレクタによって訂正されたデ
ータとシンドロームとをメモリに書き込むとともに、エ
ラー発生検出ビットの論理値を‘１’にしてデータをＣ
ＰＵに送る。エラー発生検出ビットの論理値が‘１’で
あれば同様に訂正されたデータとシンドロームとをメモ
リに書き込むとともに、エラー発生検出ビットの論理値
を‘１’のままにしてＣＰＵに対し同じアドレスで二度
１ビットエラーが発生したことを報告する。 【効果】 同一メモリアドレスで１ビットエラーが２回
発生した場合にＣＰＵに対して近似的にハードエラーが
発生した可能性があることを報告することができ、早い
時点でメモリ素子の交換を行うことができる。
メモリの各３２ビットのメモリデータに対して発生した
１ビットエラーがソフトエラーであるか、ハードエラー
であるかを判定できるようにする。 【構成】 １ビットエラーが発生したときに、エラー発
生検出ビットの論理値が‘１’であるか否かを判定し、
‘１’でなければデータコレクタによって訂正されたデ
ータとシンドロームとをメモリに書き込むとともに、エ
ラー発生検出ビットの論理値を‘１’にしてデータをＣ
ＰＵに送る。エラー発生検出ビットの論理値が‘１’で
あれば同様に訂正されたデータとシンドロームとをメモ
リに書き込むとともに、エラー発生検出ビットの論理値
を‘１’のままにしてＣＰＵに対し同じアドレスで二度
１ビットエラーが発生したことを報告する。 【効果】 同一メモリアドレスで１ビットエラーが２回
発生した場合にＣＰＵに対して近似的にハードエラーが
発生した可能性があることを報告することができ、早い
時点でメモリ素子の交換を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ制御に利用す
る。本発明は、各３２ビットのメモリデータに対して１
ビットエラーを訂正できる７ビットのチェックビットを
保持し、その各データに対して１ビットエラーの発生が
ソフトエラーによるものかハードエラーによるものかを
判断することができるメモリ制御装置に関する。
る。本発明は、各３２ビットのメモリデータに対して１
ビットエラーを訂正できる７ビットのチェックビットを
保持し、その各データに対して１ビットエラーの発生が
ソフトエラーによるものかハードエラーによるものかを
判断することができるメモリ制御装置に関する。
【０００２】
【従来の技術】従来、この種のエラーコレクトコード
（以下ＥＣＣという）を保持した回路は、１ビットエラ
ー発生時中央処理装置に障害割り込みを発生していた
が、障害割り込みが発生したにしてもソフトエラーの発
生する可能性がハードエラーが発生する可能性に比べて
２桁程度高く、かつ、ソフトエラーはビット位置より読
み出し時刻に依存しているため不良のメモリ素子を特定
することがむずかしくメモリ素子を交換しても再発を防
ぐことはできない。ところが、ハードエラーは１ビット
エラーが発生しているメモリ素子があればそのアドレス
とそのビットを読み出す度に１ビットエラーが固定的に
発生する。従って早く交換しておかないと２ビットエラ
ーに波及することがある。
（以下ＥＣＣという）を保持した回路は、１ビットエラ
ー発生時中央処理装置に障害割り込みを発生していた
が、障害割り込みが発生したにしてもソフトエラーの発
生する可能性がハードエラーが発生する可能性に比べて
２桁程度高く、かつ、ソフトエラーはビット位置より読
み出し時刻に依存しているため不良のメモリ素子を特定
することがむずかしくメモリ素子を交換しても再発を防
ぐことはできない。ところが、ハードエラーは１ビット
エラーが発生しているメモリ素子があればそのアドレス
とそのビットを読み出す度に１ビットエラーが固定的に
発生する。従って早く交換しておかないと２ビットエラ
ーに波及することがある。
【０００３】従来、この種のＥＣＣを保持した回路は、
ソフトエラー、ハードエラーにかかわらず１ビットエラ
ーが発生したときに中央処理装置に報告するか、また
は、ビット訂正してなにも報告をしないかのどちらかの
処理しか行っていなかった。ハードエラーはメモリ素子
を交換する意味はあるが、ソフトエラーはメモリ素子を
交換する意味があまりない。
ソフトエラー、ハードエラーにかかわらず１ビットエラ
ーが発生したときに中央処理装置に報告するか、また
は、ビット訂正してなにも報告をしないかのどちらかの
処理しか行っていなかった。ハードエラーはメモリ素子
を交換する意味はあるが、ソフトエラーはメモリ素子を
交換する意味があまりない。
【０００４】
【発明が解決しようとする課題】上述した従来のＥＣＣ
を保持した回路は、ソフトエラー、ハードエラーにかか
わらず１ビットエラーが発生したときには中央処理装置
に報告するか、またはビット訂正してなにも報告をしな
いかのどちらかの処理以外に行っていなかった。中央処
理装置としては１ビットエラー障害報告を受けるとログ
アウトを採取し、そのログアウト情報により保守員がメ
モリパッケージの交換を行う処理が必要であった。従っ
て、ソフトエラーの発生であってもパッケージを交換し
ていた。
を保持した回路は、ソフトエラー、ハードエラーにかか
わらず１ビットエラーが発生したときには中央処理装置
に報告するか、またはビット訂正してなにも報告をしな
いかのどちらかの処理以外に行っていなかった。中央処
理装置としては１ビットエラー障害報告を受けるとログ
アウトを採取し、そのログアウト情報により保守員がメ
モリパッケージの交換を行う処理が必要であった。従っ
て、ソフトエラーの発生であってもパッケージを交換し
ていた。
【０００５】本発明はこのような問題を解決するもの
で、メモリの１ビットエラー発生時にソフトエラーかハ
ードエラーかの判断を行い、ハードエラーであればパッ
ケージの交換を早急に行うよううながし、２ビットエラ
ーの発生を未然に防ぐことができる装置を提供すること
を目的とする。
で、メモリの１ビットエラー発生時にソフトエラーかハ
ードエラーかの判断を行い、ハードエラーであればパッ
ケージの交換を早急に行うよううながし、２ビットエラ
ーの発生を未然に防ぐことができる装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、中央処理装置
にコントロールバス、アドレスバス、およびデータバス
を介して接続され、読み出しデータ、チェックビット、
およびエラー発生検出ビットを記憶するメモリと、この
メモリのアドレスを保持するアドレスレジスタと、前記
メモリから読み出したデータおよびチェックビットによ
り検査符号であるシンドロームを生成するシンドローム
ジェネレータと、１ビットエラーが検出されたときに該
当するエラービットを検出するシンドロームデコーダ
と、このシンドロームデコーダの情報により１ビットエ
ラー時に該当ビットの訂正を行うデータコレクタとを備
えたメモリ制御装置において、プログラム動作中に１ビ
ットエラーが発生したとき、そのエラー発生が第一回目
であるか、第二回目以降であるかを判断するためにデー
タとともに同じアドレスのエラー発生検出ビットを読み
出す手段と、前記中央処理装置に前記メモリの同アドレ
スで１ビット障害が二度発生したことを報告する割込み
信号を発生する手段とを含むメモリ制御回路を備えたこ
とを特徴とする。
にコントロールバス、アドレスバス、およびデータバス
を介して接続され、読み出しデータ、チェックビット、
およびエラー発生検出ビットを記憶するメモリと、この
メモリのアドレスを保持するアドレスレジスタと、前記
メモリから読み出したデータおよびチェックビットによ
り検査符号であるシンドロームを生成するシンドローム
ジェネレータと、１ビットエラーが検出されたときに該
当するエラービットを検出するシンドロームデコーダ
と、このシンドロームデコーダの情報により１ビットエ
ラー時に該当ビットの訂正を行うデータコレクタとを備
えたメモリ制御装置において、プログラム動作中に１ビ
ットエラーが発生したとき、そのエラー発生が第一回目
であるか、第二回目以降であるかを判断するためにデー
タとともに同じアドレスのエラー発生検出ビットを読み
出す手段と、前記中央処理装置に前記メモリの同アドレ
スで１ビット障害が二度発生したことを報告する割込み
信号を発生する手段とを含むメモリ制御回路を備えたこ
とを特徴とする。
【０００７】前記メモリ制御回路は、電源投入後の初期
化ルーチンによりエラー発生検出ビットに負論理値を設
定する手段と、エラー発生検出ビットが負論理値である
ときに、前記メモリのデータおよびチェックビットを訂
正するとともに、同じアドレスのエラー発生検出ビット
を正論理値にして書き込む手段と、エラー発生検出ビッ
トが正論理値であるときに、前記メモリのデータ２ビッ
トおよびチェックビットを訂正して書き込む手段とを含
み、前記メモリに記憶されるデータは３２ビットであ
り、チェックビットは７ビットであり、エラー発生検出
ビットは１ビットであることが望ましい。
化ルーチンによりエラー発生検出ビットに負論理値を設
定する手段と、エラー発生検出ビットが負論理値である
ときに、前記メモリのデータおよびチェックビットを訂
正するとともに、同じアドレスのエラー発生検出ビット
を正論理値にして書き込む手段と、エラー発生検出ビッ
トが正論理値であるときに、前記メモリのデータ２ビッ
トおよびチェックビットを訂正して書き込む手段とを含
み、前記メモリに記憶されるデータは３２ビットであ
り、チェックビットは７ビットであり、エラー発生検出
ビットは１ビットであることが望ましい。
【０００８】
【作用】プログラム動作中に１ビットエラーが発生した
とき、そのエラーの発生が第一回目か、第二回目以降か
を判断するためにデータと同時に同じアドレスの１ビッ
トのエラー発生検出ビットを読み出し、１ビットのエラ
ー発生検出ビットが負論理であれば、データ３２ビット
とチェックビット７ビットとを訂正してメモリに書き込
むとともに、データと同じアドレスの１ビットのエラー
発生検出ビットを正論理値にしてメモリに書き込む。１
ビットのエラー発生検出ビットが正論理値であればデー
タ３２ビットとチェックビット７ビットとを訂正してメ
モリに書き込むとともに、ＣＰＵにメモリの同じアドレ
スで１ビット障害が２度発生したことを報告するために
割り込み信号を発生する。
とき、そのエラーの発生が第一回目か、第二回目以降か
を判断するためにデータと同時に同じアドレスの１ビッ
トのエラー発生検出ビットを読み出し、１ビットのエラ
ー発生検出ビットが負論理であれば、データ３２ビット
とチェックビット７ビットとを訂正してメモリに書き込
むとともに、データと同じアドレスの１ビットのエラー
発生検出ビットを正論理値にしてメモリに書き込む。１
ビットのエラー発生検出ビットが正論理値であればデー
タ３２ビットとチェックビット７ビットとを訂正してメ
モリに書き込むとともに、ＣＰＵにメモリの同じアドレ
スで１ビット障害が２度発生したことを報告するために
割り込み信号を発生する。
【０００９】これにより、メモリデータに対して発生し
た１ビットエラーがソフトエラーであるか、ハードエラ
ーであるかを判定することができる。すなわち、同一メ
モリアドレスで１ビットエラーが２回発生した場合に、
ＣＰＵに対して近似的にハードエラーが発生した可能性
があることを報告することができ、早期にメモリ素子の
変換をうながすことができる。
た１ビットエラーがソフトエラーであるか、ハードエラ
ーであるかを判定することができる。すなわち、同一メ
モリアドレスで１ビットエラーが２回発生した場合に、
ＣＰＵに対して近似的にハードエラーが発生した可能性
があることを報告することができ、早期にメモリ素子の
変換をうながすことができる。
【００１０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１１】本発明実施例は、中央処理装置（以下、Ｃ
ＰＵという）１にコントロールバス１０２、アドレスバ
ス１００、およびデータバス１０１を介して接続され、
読み出しデータ（ＤＡＴＡ）、チェックビット（Ｃ
Ｂ）、およびエラー発生検出ビット（ＥＣＣＤＢ）を記
憶するメモリ（ＭＥＭ）３と、このメモリ（ＭＥＭ）３
のアドレスを保持するアドレスレジスタ２と、メモリ
（ＭＥＭ）３から読み出したデータ（ＤＡＴＡ）および
チェックビット（ＣＢ）により検査符号であるシンドロ
ームを生成するシンドロームジェネレータ（ＳＧ）４
と、１ビットエラーが検出されたときに該当するエラー
ビットを検出するシンドロームデコーダ（ＳＤ）５と、
このシンドロームデコーダ（ＳＤ）５の情報により１ビ
ットエラー時に該当ビットの訂正を行うデータコレクタ
（ＤＣ）６とを備え、本発明の特徴として、プログラム
動作中に１ビットエラーが発生したとき、そのエラー発
生が第一回目であるか、第二回目以降であるかを判断す
るためにデータとともに同じアドレスのエラー発生検出
ビットを読み出す手段と、ＣＰＵ１にメモリ（ＭＥＭ）
３の同アドレスで１ビット障害が二度発生したことを報
告する割込み信号を発生する手段と、電源投入後の初期
化ルーチンによりエラー発生検出ビットに負論理値を設
定する手段と、エラー発生検出ビットが負論理値である
ときに、前記メモリのデータおよびチェックビットを訂
正するとともに、同じアドレスのエラー発生検出ビット
を正論理値にして書き込む手段と、エラー発生検出ビッ
トが正論理値であるときに、前記メモリのデータ２ビッ
トおよびチェックビットを訂正して書き込む手段とを含
むメモリ制御回路（ＭＣＯＮ）７を備える。
ＰＵという）１にコントロールバス１０２、アドレスバ
ス１００、およびデータバス１０１を介して接続され、
読み出しデータ（ＤＡＴＡ）、チェックビット（Ｃ
Ｂ）、およびエラー発生検出ビット（ＥＣＣＤＢ）を記
憶するメモリ（ＭＥＭ）３と、このメモリ（ＭＥＭ）３
のアドレスを保持するアドレスレジスタ２と、メモリ
（ＭＥＭ）３から読み出したデータ（ＤＡＴＡ）および
チェックビット（ＣＢ）により検査符号であるシンドロ
ームを生成するシンドロームジェネレータ（ＳＧ）４
と、１ビットエラーが検出されたときに該当するエラー
ビットを検出するシンドロームデコーダ（ＳＤ）５と、
このシンドロームデコーダ（ＳＤ）５の情報により１ビ
ットエラー時に該当ビットの訂正を行うデータコレクタ
（ＤＣ）６とを備え、本発明の特徴として、プログラム
動作中に１ビットエラーが発生したとき、そのエラー発
生が第一回目であるか、第二回目以降であるかを判断す
るためにデータとともに同じアドレスのエラー発生検出
ビットを読み出す手段と、ＣＰＵ１にメモリ（ＭＥＭ）
３の同アドレスで１ビット障害が二度発生したことを報
告する割込み信号を発生する手段と、電源投入後の初期
化ルーチンによりエラー発生検出ビットに負論理値を設
定する手段と、エラー発生検出ビットが負論理値である
ときに、前記メモリのデータおよびチェックビットを訂
正するとともに、同じアドレスのエラー発生検出ビット
を正論理値にして書き込む手段と、エラー発生検出ビッ
トが正論理値であるときに、前記メモリのデータ２ビッ
トおよびチェックビットを訂正して書き込む手段とを含
むメモリ制御回路（ＭＣＯＮ）７を備える。
【００１２】本実施例では、メモリ（ＭＥＭ）３に記憶
されるデータ（ＤＡＴＡ）は３２ビット、チェックビッ
ト（ＣＢ）は７ビット、エラー発生検出ビット（ＥＣＣ
ＤＢ）は１ビットで構成される。
されるデータ（ＤＡＴＡ）は３２ビット、チェックビッ
ト（ＣＢ）は７ビット、エラー発生検出ビット（ＥＣＣ
ＤＢ）は１ビットで構成される。
【００１３】このように構成された本実施例装置は、Ｃ
ＰＵ１にアドレスバス１００、データバス１０１、およ
びコントロールバス１０２を介して接続され、アドレス
バス１００からアドレスレジスタ２に読み出しアドレス
が設定される。読み出しアドレスはメモリ（ＭＥＭ）３
の読み出しに使われ、メモリ（ＭＥＭ）３に保持される
データは前述したように４０ビットであり、３２ビット
の読み出しデータ（ＤＡＴＡ）と７ビットのチェックビ
ット（ＣＢ）と、１ビットのエラー発生検出ビット（Ｅ
ＣＣＤＢ）とにより構成される。読み出しデータ（ＤＡ
ＴＡ）３２ビットおよびチェックビット（ＣＢ）７ビッ
トはシンドロームジェネレータ（ＳＧ）４により検査符
号であるシンドローム７ビットが生成され、このシンド
ロームジェネレータ（ＳＧ）４により生成されたシンド
ローム７ビットに該当する１ビットのエラービットを指
示する。この指示はシンドロームデコーダ（ＳＤ）５に
より行われ、該当した１ビットを指示することによりデ
ータコレクタ（ＤＣ）６は１ビットエラーの生じた該当
ビットの訂正を行う。
ＰＵ１にアドレスバス１００、データバス１０１、およ
びコントロールバス１０２を介して接続され、アドレス
バス１００からアドレスレジスタ２に読み出しアドレス
が設定される。読み出しアドレスはメモリ（ＭＥＭ）３
の読み出しに使われ、メモリ（ＭＥＭ）３に保持される
データは前述したように４０ビットであり、３２ビット
の読み出しデータ（ＤＡＴＡ）と７ビットのチェックビ
ット（ＣＢ）と、１ビットのエラー発生検出ビット（Ｅ
ＣＣＤＢ）とにより構成される。読み出しデータ（ＤＡ
ＴＡ）３２ビットおよびチェックビット（ＣＢ）７ビッ
トはシンドロームジェネレータ（ＳＧ）４により検査符
号であるシンドローム７ビットが生成され、このシンド
ロームジェネレータ（ＳＧ）４により生成されたシンド
ローム７ビットに該当する１ビットのエラービットを指
示する。この指示はシンドロームデコーダ（ＳＤ）５に
より行われ、該当した１ビットを指示することによりデ
ータコレクタ（ＤＣ）６は１ビットエラーの生じた該当
ビットの訂正を行う。
【００１４】電源立ち上げ後、メモリ初期化ルーチンに
より３２ビットの読み出しデータ（ＤＡＴＡ）と、７ビ
ットのチェックビット（ＣＢ）と、１ビットのエラー発
生検出ビット（ＥＣＣＤＢ）とを初期化する。この初期
化により１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）が負論理値の‘０’になる。電源投入後の１ビット
のエラー発生検出ビット（ＥＣＣＤＢ）が負論理値
‘０’に設定された後に、ある障害アドレスＡ０で１ビ
ットエラーが発生すると、１ビットのエラー発生検出ビ
ット（ＥＣＣＤＢ）が負論理値‘０’になっているか否
かをメモリ制御回路（ＭＣＯＮ）７が確認する。障害ア
ドレスＡ０に対してはデータコレクタ（ＤＣ）６および
シンドロームデコーダ（ＳＤ）５により１ビットエラー
を訂正した３２ビットのデータと、７ビットのチェック
ビットと、１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）とを正論理値‘１’にして書き込む。
より３２ビットの読み出しデータ（ＤＡＴＡ）と、７ビ
ットのチェックビット（ＣＢ）と、１ビットのエラー発
生検出ビット（ＥＣＣＤＢ）とを初期化する。この初期
化により１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）が負論理値の‘０’になる。電源投入後の１ビット
のエラー発生検出ビット（ＥＣＣＤＢ）が負論理値
‘０’に設定された後に、ある障害アドレスＡ０で１ビ
ットエラーが発生すると、１ビットのエラー発生検出ビ
ット（ＥＣＣＤＢ）が負論理値‘０’になっているか否
かをメモリ制御回路（ＭＣＯＮ）７が確認する。障害ア
ドレスＡ０に対してはデータコレクタ（ＤＣ）６および
シンドロームデコーダ（ＳＤ）５により１ビットエラー
を訂正した３２ビットのデータと、７ビットのチェック
ビットと、１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）とを正論理値‘１’にして書き込む。
【００１５】ＣＰＵ１に対しては何も発生してないかの
ように正常データを送り返す。その後プログラムは実行
を継続するが、再度１ビットエラーが発生したときには
１ビットエラー発生検出ビットが負論理値‘０’になっ
ているか否かを確認し、今回の障害アドレスが前回の障
害アドレスのＡ０と同じであればエラー発生検出ビット
（ＥＣＣＤＢ）は正論理値‘１’の状態にある。障害ア
ドレスＡ０に対しては、データコレクタ（ＤＣ）６およ
びシンドロームデコーダ（ＳＤ）５により１ビットエラ
ーを訂正した３２ビットのデータと、７ビットのシンド
ロームと、１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）とに正論理値‘１’をそのまま書き込む。その後Ｃ
ＰＵ１に対して正常な３２ビットのデータと同じアドレ
スで二度１ビットエラーが発生したことを報告する割り
込みを送る。プログラムはその内容をオペレータに報告
し、その後処理を続行する。
ように正常データを送り返す。その後プログラムは実行
を継続するが、再度１ビットエラーが発生したときには
１ビットエラー発生検出ビットが負論理値‘０’になっ
ているか否かを確認し、今回の障害アドレスが前回の障
害アドレスのＡ０と同じであればエラー発生検出ビット
（ＥＣＣＤＢ）は正論理値‘１’の状態にある。障害ア
ドレスＡ０に対しては、データコレクタ（ＤＣ）６およ
びシンドロームデコーダ（ＳＤ）５により１ビットエラ
ーを訂正した３２ビットのデータと、７ビットのシンド
ロームと、１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）とに正論理値‘１’をそのまま書き込む。その後Ｃ
ＰＵ１に対して正常な３２ビットのデータと同じアドレ
スで二度１ビットエラーが発生したことを報告する割り
込みを送る。プログラムはその内容をオペレータに報告
し、その後処理を続行する。
【００１６】図２は本発明実施例の動作の流れを示すフ
ローチャートである。ＣＰＵ１の動作、およびメモリ
（ＭＥＭ）３の動作にわけて説明する。
ローチャートである。ＣＰＵ１の動作、およびメモリ
（ＭＥＭ）３の動作にわけて説明する。
【００１７】まず、第一フェーズではＣＰＵ１はアドレ
スＡ０のデータＤ０をメモリ（ＭＥＭ）３に読み出す指
示を送出する。第二フェーズではメモリ（ＭＥＭ）３は
アドレスＡ０のデータＤ０と、シンドロームＳ０と、１
ビットのエラー発生検出ビット（ＥＣＣＤＢ）を読み出
し、１ビットエラーが発生していないかどうかをチェッ
クする。１ビットエラーが発生していなければデータＤ
０をＣＰＵ１に送る。
スＡ０のデータＤ０をメモリ（ＭＥＭ）３に読み出す指
示を送出する。第二フェーズではメモリ（ＭＥＭ）３は
アドレスＡ０のデータＤ０と、シンドロームＳ０と、１
ビットのエラー発生検出ビット（ＥＣＣＤＢ）を読み出
し、１ビットエラーが発生していないかどうかをチェッ
クする。１ビットエラーが発生していなければデータＤ
０をＣＰＵ１に送る。
【００１８】第三フェーズではエラー発生検出ビット
（ＥＣＣＤＢ）の論理値をチェックする。論理値が負論
理値‘０’であればデータコレクタ（ＤＣ）６により訂
正したデータＤ０とシンドロームＳ０とエラー発生検出
ビット（ＥＣＣＤＢ）を論理値‘１’にしてメモリ（Ｍ
ＥＭ）３に書き込みデータＤ０をＣＰＵ１に送る。論理
値が負論理値‘１’であればデータコレクタ（ＤＣ）６
により訂正したデータＤ０、シンドロームＳ０、エラー
発生検出ビット（ＥＣＣＤＢ）はそのまま論理値‘１’
にしてメモリ（ＭＥＭ）３に書き込みデータＤ０をＣＰ
Ｕ１に送るとともに、ＣＰＵ１に対して正常な３２ビッ
トのデータと同じアドレスで二度１ビットエラーが発生
したことを報告する割り込みを送る。
（ＥＣＣＤＢ）の論理値をチェックする。論理値が負論
理値‘０’であればデータコレクタ（ＤＣ）６により訂
正したデータＤ０とシンドロームＳ０とエラー発生検出
ビット（ＥＣＣＤＢ）を論理値‘１’にしてメモリ（Ｍ
ＥＭ）３に書き込みデータＤ０をＣＰＵ１に送る。論理
値が負論理値‘１’であればデータコレクタ（ＤＣ）６
により訂正したデータＤ０、シンドロームＳ０、エラー
発生検出ビット（ＥＣＣＤＢ）はそのまま論理値‘１’
にしてメモリ（ＭＥＭ）３に書き込みデータＤ０をＣＰ
Ｕ１に送るとともに、ＣＰＵ１に対して正常な３２ビッ
トのデータと同じアドレスで二度１ビットエラーが発生
したことを報告する割り込みを送る。
【００１９】第四フェーズではＣＰＵ１が１ビットエラ
ー発生検出ビットが正論理値になったことをメモリ（Ｍ
ＥＭ）３から報告されるのでオペレータに報告を行い、
その後処理を続行する。
ー発生検出ビットが正論理値になったことをメモリ（Ｍ
ＥＭ）３から報告されるのでオペレータに報告を行い、
その後処理を続行する。
【００２０】図３は本発明実施例におけるメモリの構成
を示す図である。メモリ（ＭＥＭ）３は読み出しデータ
部（ＤＡＴＡ）３２ビットと、チェックビット（ＣＢ）
７ビットと、１ビットエラー発生検出ビット（ＥＣＣＤ
Ｂ）との３部分により構成される。
を示す図である。メモリ（ＭＥＭ）３は読み出しデータ
部（ＤＡＴＡ）３２ビットと、チェックビット（ＣＢ）
７ビットと、１ビットエラー発生検出ビット（ＥＣＣＤ
Ｂ）との３部分により構成される。
【００２１】
【発明の効果】以上説明したように本発明によれば、エ
ラーコレクトコード（ＥＣＣ）を保持しメモリの各３２
ビットのメモリデータに対して発生した１ビットエラー
がソフトエラーであるか、ハードエラーであるかを判断
することができ、ハードエラーであればパッケージの交
換をうながし、２ビットエラーの発生を未然に防ぐこと
ができる効果がある。
ラーコレクトコード（ＥＣＣ）を保持しメモリの各３２
ビットのメモリデータに対して発生した１ビットエラー
がソフトエラーであるか、ハードエラーであるかを判断
することができ、ハードエラーであればパッケージの交
換をうながし、２ビットエラーの発生を未然に防ぐこと
ができる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例の動作の流れを示すフローチャー
ト。
ト。
【図３】本発明実施例におけるメモリの構成を示す図。
１ ＣＰＵ（中央処理装置） ２ アドレスレジスタ ３ メモリ（ＭＥＭ） ４ シンドロームジェネレータ（ＳＧ） ５ シンドロームデコーダ（ＳＤ） ６ データコレクタ（ＤＣ） ７ メモリ制御回路（ＭＣＯＮ）
Claims (3)
- 【請求項１】 中央処理装置にコントロールバス、アド
レスバス、およびデータバスを介して接続され、 読み出しデータ、チェックビット、およびエラー発生検
出ビットを記憶するメモリと、 このメモリのアドレスを保持するアドレスレジスタと、 前記メモリから読み出したデータおよびチェックビット
により検査符号であるシンドロームを生成するシンドロ
ームジェネレータと、 １ビットエラーが検出されたときに該当するエラービッ
トを検出するシンドロームデコーダと、 このシンドロームデコーダの情報により１ビットエラー
時に該当ビットの訂正を行うデータコレクタとを備えた
メモリ制御装置において、 プログラム動作中に１ビットエラーが発生したとき、そ
のエラー発生が第一回目であるか、第二回目以降である
かを判断するためにデータとともに同じアドレスのエラ
ー発生検出ビットを読み出す手段と、 前記中央処理装置に前記メモリの同アドレスで１ビット
障害が二度発生したことを報告する割込み信号を発生す
る手段とを含むメモリ制御回路を備えたことを特徴とす
るメモリ制御装置。 - 【請求項２】 前記メモリ制御回路は、 電源投入後の初期化ルーチンによりエラー発生検出ビッ
トに負論理値を設定する手段と、 エラー発生検出ビットが負論理値であるときに、前記メ
モリのデータおよびチェックビットを訂正するととも
に、同じアドレスのエラー発生検出ビットを正論理値に
して書き込む手段と、 エラー発生検出ビットが正論理値であるときに、前記メ
モリのデータ２ビットおよびチェックビットを訂正して
書き込む手段とを含む請求項１記載のメモリ制御装置。 - 【請求項３】 前記メモリに記憶されるデータは３２ビ
ットであり、チェックビットは７ビットであり、エラー
発生検出ビットは１ビットである請求項１記載のメモリ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296027A JPH05134938A (ja) | 1991-11-12 | 1991-11-12 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296027A JPH05134938A (ja) | 1991-11-12 | 1991-11-12 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134938A true JPH05134938A (ja) | 1993-06-01 |
Family
ID=17828167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296027A Pending JPH05134938A (ja) | 1991-11-12 | 1991-11-12 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11184762A (ja) * | 1997-12-19 | 1999-07-09 | Unisia Jecs Corp | 自動車用制御装置のバックアップｒａｍシステムの診断装置 |
| JP2012103826A (ja) * | 2010-11-09 | 2012-05-31 | Fujitsu Ltd | キャッシュメモリシステム |
-
1991
- 1991-11-12 JP JP3296027A patent/JPH05134938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11184762A (ja) * | 1997-12-19 | 1999-07-09 | Unisia Jecs Corp | 自動車用制御装置のバックアップｒａｍシステムの診断装置 |
| JP2012103826A (ja) * | 2010-11-09 | 2012-05-31 | Fujitsu Ltd | キャッシュメモリシステム |
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