JPH05210597A - 記憶装置のパトロール回路 - Google Patents
記憶装置のパトロール回路Info
- Publication number
- JPH05210597A JPH05210597A JP4040359A JP4035992A JPH05210597A JP H05210597 A JPH05210597 A JP H05210597A JP 4040359 A JP4040359 A JP 4040359A JP 4035992 A JP4035992 A JP 4035992A JP H05210597 A JPH05210597 A JP H05210597A
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- JP
- Japan
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- patrol
- error
- address
- cycle
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 記憶装置のパトロール動作により、固定エラ
ーソフトエラーを容易に判別し、また保守診断装置への
エラー割込み回数を削減する。 【構成】 パトロールカウンタ４０からパトロールサイ
クル毎に順次更新しつつ発生されるパトロールアドレス
によりパトロール動作を行い、訂正可能エラーが検出さ
れると、その訂正データをそのときのパトロールアドレ
スに再書込みすると同時にパトロールアドレスの更新を
アンドゲート８により抑止する。続くパトロールサイク
ルでその同一パトロールアドレスに対して再度パトロー
ルを実行し、更に続くパトロールサイクルで、パトロー
ルアドレスの更新を行う。前述の訂正可能エラーの検出
に応答してそのエラーのシンドロームをレジスタ５０に
保持し、この内容と前記続くサイクルの訂正可能エラー
のシンドロームと比較回路６０で比較する。一致すれば
固定エラーとみなしてその報告２１を始めて行う。
ーソフトエラーを容易に判別し、また保守診断装置への
エラー割込み回数を削減する。 【構成】 パトロールカウンタ４０からパトロールサイ
クル毎に順次更新しつつ発生されるパトロールアドレス
によりパトロール動作を行い、訂正可能エラーが検出さ
れると、その訂正データをそのときのパトロールアドレ
スに再書込みすると同時にパトロールアドレスの更新を
アンドゲート８により抑止する。続くパトロールサイク
ルでその同一パトロールアドレスに対して再度パトロー
ルを実行し、更に続くパトロールサイクルで、パトロー
ルアドレスの更新を行う。前述の訂正可能エラーの検出
に応答してそのエラーのシンドロームをレジスタ５０に
保持し、この内容と前記続くサイクルの訂正可能エラー
のシンドロームと比較回路６０で比較する。一致すれば
固定エラーとみなしてその報告２１を始めて行う。
Description
【０００１】
【技術分野】本発明は記憶装置のパトロール回路に関
し、特に訂正可能な１ビットエラーを検出したときのパ
トロールアドレスの制御及び保守診断装置に対するエラ
ー報告方式に関するものである。
し、特に訂正可能な１ビットエラーを検出したときのパ
トロールアドレスの制御及び保守診断装置に対するエラ
ー報告方式に関するものである。
【０００２】
【従来技術】近年メモリＬＳＩの集積度は飛躍的に増大
し、これに伴って情報を記憶するメモリセルは微小化の
一途にある。メモリセルが微小化することでα線により
記憶内容が一時的に破壊されるソフトエラーが無視でき
なくなっている。このソフトエラーはメモリセルの固定
故障ではないために、再度情報を書込むことで記憶内容
を回復することができる。
し、これに伴って情報を記憶するメモリセルは微小化の
一途にある。メモリセルが微小化することでα線により
記憶内容が一時的に破壊されるソフトエラーが無視でき
なくなっている。このソフトエラーはメモリセルの固定
故障ではないために、再度情報を書込むことで記憶内容
を回復することができる。
【０００３】このソフトエラー対策の１つとして１アド
レスずつ情報を読出し訂正可能なエラーが検出されたと
き、誤り訂正後のデータを再書込みすることを全アドレ
スに繰返すことで、ソフトエラーの蓄積を防止するメモ
リパトロール方式がある。このメモリパトロールは記憶
装置に具備したハードウェアによって制御され、一定周
期で通常の書込み／読出しアクセスに割込んで動作する
ため、メモリアクセス性能の低下要因となる。
レスずつ情報を読出し訂正可能なエラーが検出されたと
き、誤り訂正後のデータを再書込みすることを全アドレ
スに繰返すことで、ソフトエラーの蓄積を防止するメモ
リパトロール方式がある。このメモリパトロールは記憶
装置に具備したハードウェアによって制御され、一定周
期で通常の書込み／読出しアクセスに割込んで動作する
ため、メモリアクセス性能の低下要因となる。
【０００４】また、メモリパトロール方式を採用しない
場合、記憶装置が読出しアクセス時に訂正可能なエラー
を保守診断装置に報告したとき、保守診断装置がエラー
アドレス情報を採取し、そのアドレスに読出し動作を行
い記憶装置から送られた誤り訂正後のデータを記憶装置
に書戻す動作を行うことで、ソフトエラーの蓄積を防ぐ
方式もある。
場合、記憶装置が読出しアクセス時に訂正可能なエラー
を保守診断装置に報告したとき、保守診断装置がエラー
アドレス情報を採取し、そのアドレスに読出し動作を行
い記憶装置から送られた誤り訂正後のデータを記憶装置
に書戻す動作を行うことで、ソフトエラーの蓄積を防ぐ
方式もある。
【０００５】ソフトエラーの蓄積を防止するための従来
のパトロール方式では、パトロール動作における訂正可
能なエラーの有無に関係なくパトロールサイクル毎にパ
トロールアドレスを更新するので、そのエラーが固定エ
ラーかあるいはソフトエラーかを判断するのにパトロー
ルアドレスが一巡するまで待つ必要がある。
のパトロール方式では、パトロール動作における訂正可
能なエラーの有無に関係なくパトロールサイクル毎にパ
トロールアドレスを更新するので、そのエラーが固定エ
ラーかあるいはソフトエラーかを判断するのにパトロー
ルアドレスが一巡するまで待つ必要がある。
【０００６】この場合、検出された訂正可能エラーのエ
ラーアドレス及びシンドローム情報を保守診断装置がす
べて記憶しておき、記憶装置が新たなエラー割込みをし
たとき、記憶されている情報と一致するかを判定するた
めに保守診断装置の割込みによる処理負荷が増える欠点
がある。また固定エラーの判定も遅くなる。
ラーアドレス及びシンドローム情報を保守診断装置がす
べて記憶しておき、記憶装置が新たなエラー割込みをし
たとき、記憶されている情報と一致するかを判定するた
めに保守診断装置の割込みによる処理負荷が増える欠点
がある。また固定エラーの判定も遅くなる。
【０００７】
【発明の目的】本発明の目的は、保守診断装置の負荷を
軽減すると共に、固定エラーの判定も早くすることがで
きる記憶装置のパトロール回路を提供することである。
軽減すると共に、固定エラーの判定も早くすることがで
きる記憶装置のパトロール回路を提供することである。
【０００８】
【発明の構成】本発明による記憶装置のパトロール回路
は、メモリのパトロールをなすためのパトロールサイク
ルの起動及び周期を制御する手段と、パトロールアドレ
スを順次更新しつつ生成する手段と、前記メモリからの
読出しデータの訂正可能エラーを検出訂正する手段と、
前記パトロールアドレスによるパトロール動作により前
記訂正可能エラーが検出されたとき、そのときの訂正デ
ータを前記パトロールアドレスに再書込みすると同時に
前記パトロールアドレスの更新を抑止する手段と、続く
パトロールサイクルにおいて、更新が抑止された前記パ
トロールアドレスに対して再度パトロールを実行し、更
に続くパトロールサイクルではパトロールアドレスの更
新をなすよう制御する手段とを含むことを特徴とする。
は、メモリのパトロールをなすためのパトロールサイク
ルの起動及び周期を制御する手段と、パトロールアドレ
スを順次更新しつつ生成する手段と、前記メモリからの
読出しデータの訂正可能エラーを検出訂正する手段と、
前記パトロールアドレスによるパトロール動作により前
記訂正可能エラーが検出されたとき、そのときの訂正デ
ータを前記パトロールアドレスに再書込みすると同時に
前記パトロールアドレスの更新を抑止する手段と、続く
パトロールサイクルにおいて、更新が抑止された前記パ
トロールアドレスに対して再度パトロールを実行し、更
に続くパトロールサイクルではパトロールアドレスの更
新をなすよう制御する手段とを含むことを特徴とする。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例のパトロール方式
のブロック図、図２は図１のパトロール回路の構成例を
示すブロック図、図３はパトロール動作のタイムチャー
トを示す。
のブロック図、図２は図１のパトロール回路の構成例を
示すブロック図、図３はパトロール動作のタイムチャー
トを示す。
【００１１】図１に示す実施例はパトロール回路１、ア
ドレス回路２、タイミング回路３、メモリアレイ４及び
データ回路５で構成されている。
ドレス回路２、タイミング回路３、メモリアレイ４及び
データ回路５で構成されている。
【００１２】パトロール回路１はパトロール周期の制
御、パトロールアドレスの生成及びパトロールサイクル
の起動を行う回路である。アドレス回路２は通常のメモ
リアクセスのアドレスとパトロールアドレスとを選択し
メモリアレイ４へ供給する回路である。
御、パトロールアドレスの生成及びパトロールサイクル
の起動を行う回路である。アドレス回路２は通常のメモ
リアクセスのアドレスとパトロールアドレスとを選択し
メモリアレイ４へ供給する回路である。
【００１３】タイミング回路３はメモリアレイ４へ書込
み／読出し動作を行うためのタンミング信号を発生する
回路である。データ回路５は誤り訂正回路を有しメモリ
アレイ４へ書込み／読出し動作を行うためのタイミング
信号を発生する回路である。データ回路５は誤り訂正回
路を有しメモリアレイ４への書込みデータの入力及びリ
ードデータ誤り検査・訂正を行う回路である。
み／読出し動作を行うためのタンミング信号を発生する
回路である。データ回路５は誤り訂正回路を有しメモリ
アレイ４へ書込み／読出し動作を行うためのタイミング
信号を発生する回路である。データ回路５は誤り訂正回
路を有しメモリアレイ４への書込みデータの入力及びリ
ードデータ誤り検査・訂正を行う回路である。
【００１４】図２はパトロール回路１の詳細ブロック図
の例であり、パトロールアドレスホールドレジスタ１
０、エラー割込みレジスタ２０、パトロール周期回路３
０、パトロールアドレスカウンタ４０、シンドロームレ
ジスタ５０、比較回路６０及びゲート回路７０，８０に
より構成される。これ等の回路の動作について図３のタ
イムチャートを参照して説明する。
の例であり、パトロールアドレスホールドレジスタ１
０、エラー割込みレジスタ２０、パトロール周期回路３
０、パトロールアドレスカウンタ４０、シンドロームレ
ジスタ５０、比較回路６０及びゲート回路７０，８０に
より構成される。これ等の回路の動作について図３のタ
イムチャートを参照して説明する。
【００１５】図３（ａ）はパトロール動作においてエラ
ーが検出されないケースのタイムチャートであり、パト
ロールサイクル毎にパトロールアドレスがｉ，ｉ＋１，
ｉ＋２と順次更新されている。
ーが検出されないケースのタイムチャートであり、パト
ロールサイクル毎にパトロールアドレスがｉ，ｉ＋１，
ｉ＋２と順次更新されている。
【００１６】パトロール周期回路３０はパトロール周期
Ｔの間隔でパトロールスタート信号３１及びパトロール
サイクル信号101 を出力する。パトロールアドレスカウ
ンタ４０はパトロールアドレスホールドレジスタ１０に
訂正可エラー501 がセットされていないので、パトロー
ルスタート信号３１によりパトロールアドレス100 を更
新する動作を行う。
Ｔの間隔でパトロールスタート信号３１及びパトロール
サイクル信号101 を出力する。パトロールアドレスカウ
ンタ４０はパトロールアドレスホールドレジスタ１０に
訂正可エラー501 がセットされていないので、パトロー
ルスタート信号３１によりパトロールアドレス100 を更
新する動作を行う。
【００１７】アドレス回路２はパトロールサイクル信号
101 によってパトロールアドレス100 をメモリアレイ４
へ供給する。またタイミング回路３はメモリアレイ４へ
読出しタイミングを供給する。
101 によってパトロールアドレス100 をメモリアレイ４
へ供給する。またタイミング回路３はメモリアレイ４へ
読出しタイミングを供給する。
【００１８】図３（ｂ）はパトロール動作において固定
エラーを検出したケースのタイムチャートを示す。パト
ロールアドレスｉ番地においてデータ回路５が訂正可能
エラーを検出すると、訂正可エラー信号501 及びシンド
ローム502 をパトロール回路１へ送る。
エラーを検出したケースのタイムチャートを示す。パト
ロールアドレスｉ番地においてデータ回路５が訂正可能
エラーを検出すると、訂正可エラー信号501 及びシンド
ローム502 をパトロール回路１へ送る。
【００１９】訂正可エラー信号501 はパトロールアドレ
スホールドレジスタ１０にセットされ、アドレスホール
ド信号１１によってゲート回路８０が閉じるために、次
のパトロールサイクルではパトロールアドレス100 は更
新されずｉ番地を継続する。シンドローム502 はシンド
ロームレジスタ５０にセットされる。
スホールドレジスタ１０にセットされ、アドレスホール
ド信号１１によってゲート回路８０が閉じるために、次
のパトロールサイクルではパトロールアドレス100 は更
新されずｉ番地を継続する。シンドローム502 はシンド
ロームレジスタ５０にセットされる。
【００２０】これ等の動作と平行してデータ回路５は誤
りデータを訂正しライトデータ500としてメモリアレイ
４に送り、タイミング回路３からの書込みタイミング信
号によりｉ番地へ再書込みを行う。しかし、ｉ番地は固
定エラーであるため、この再書込み動作によって誤りを
消すことはできない。
りデータを訂正しライトデータ500としてメモリアレイ
４に送り、タイミング回路３からの書込みタイミング信
号によりｉ番地へ再書込みを行う。しかし、ｉ番地は固
定エラーであるため、この再書込み動作によって誤りを
消すことはできない。
【００２１】この状態において次のパトロールサイクル
が動作すると、再びｉ番地からのリードデータ400 がデ
ータ回路５で検査され２回目の訂正可能エラーを検出す
る。
が動作すると、再びｉ番地からのリードデータ400 がデ
ータ回路５で検査され２回目の訂正可能エラーを検出す
る。
【００２２】この結果パトロール回路１では、シンドロ
ームレジスタ５０に保持している１回目のシンドローム
と２回路のシンドローム502 とが比較回路６０で比較さ
れ、シンドローム一致信号６１が出される。
ームレジスタ５０に保持している１回目のシンドローム
と２回路のシンドローム502 とが比較回路６０で比較さ
れ、シンドローム一致信号６１が出される。
【００２３】ゲート回路７０はアドレスホールド信号１
１、シンドローム一致信号６１及び２回目の訂正可エラ
ー信号501 によって、同じ番地で同一の訂正可能エラー
が検出されたと判断し、固定エラー割込みレジスタ２０
をセットし、固定エラー割込み信号２１によって保守診
断装置へ割込みを行う。その後アドレスホールドレジス
タ１０及びシンドロームレジスタ５０のリセットを行
う。従って、次のパトロールサイクルではパトロールア
ドレスカウンタ４０でパトロールアドレス100 がｉ＋１
番地に更新される。
１、シンドローム一致信号６１及び２回目の訂正可エラ
ー信号501 によって、同じ番地で同一の訂正可能エラー
が検出されたと判断し、固定エラー割込みレジスタ２０
をセットし、固定エラー割込み信号２１によって保守診
断装置へ割込みを行う。その後アドレスホールドレジス
タ１０及びシンドロームレジスタ５０のリセットを行
う。従って、次のパトロールサイクルではパトロールア
ドレスカウンタ４０でパトロールアドレス100 がｉ＋１
番地に更新される。
【００２４】図３（ｃ）はパトロール動作において間欠
エラー（ソフトエラー）を検出したケースのタイムチャ
ートである。パトロールアドレスｉ番地の１回目の訂正
可能エラーについての動作は前述の固定エラーのケース
と同様である。
エラー（ソフトエラー）を検出したケースのタイムチャ
ートである。パトロールアドレスｉ番地の１回目の訂正
可能エラーについての動作は前述の固定エラーのケース
と同様である。
【００２５】パトロールアドレスｉ番地の２回目のパト
ロール動作においてはエラーは未検出となる。これはソ
フトエラーであったため１回目の再書込み動作によって
メモリアレイ４上のデータが正しく回復したことによ
る。従って、パトロール回路１では固定エラー割込みレ
ジスタ２０はセットされず、エラー割込み信号２１の割
込みは発生しない。
ロール動作においてはエラーは未検出となる。これはソ
フトエラーであったため１回目の再書込み動作によって
メモリアレイ４上のデータが正しく回復したことによ
る。従って、パトロール回路１では固定エラー割込みレ
ジスタ２０はセットされず、エラー割込み信号２１の割
込みは発生しない。
【００２６】すなわち、ソフトエラー（間欠エラー）の
場合は、記憶装置内で回復に成功したため保守診断装置
への報告をしない。また次のパトロールサイクルはｉ＋
１番地にアドレスを更新して行う。
場合は、記憶装置内で回復に成功したため保守診断装置
への報告をしない。また次のパトロールサイクルはｉ＋
１番地にアドレスを更新して行う。
【００２７】
【発明の効果】以上説明したように本発明によれば、パ
トロール動作において訂正可能なエラーを検出したと
き、パトロールアドレスの更新を押止して次のパトロー
ル動作時に同一アドレスにアクセスし、記憶データが回
復したかどうかを確認することによって、容易に固定エ
ラーかソフトエラー（間欠エラー）かを判別することが
できるという効果がある。
トロール動作において訂正可能なエラーを検出したと
き、パトロールアドレスの更新を押止して次のパトロー
ル動作時に同一アドレスにアクセスし、記憶データが回
復したかどうかを確認することによって、容易に固定エ
ラーかソフトエラー（間欠エラー）かを判別することが
できるという効果がある。
【００２８】また、この判別の結果が固定エラーのとき
のみ保守診断装置に割込みを行うことによって、割込み
回数を削減し保守診断装置の障害処理動作の負荷を軽減
することが可能となる。
のみ保守診断装置に割込みを行うことによって、割込み
回数を削減し保守診断装置の障害処理動作の負荷を軽減
することが可能となる。
【図１】本発明の実施例を示すブロック図である。
【図２】図１のパトロール回路の具体例を示すブロック
図である。
図である。
【図３】（ａ）はエラーなしの場合の動作タイムチャー
ト、（ｂ）は固定エラーの場合の動作タイムチャート、
（ｃ）はソフトエラー（間欠エラー）の場合の動作タイ
ムチャートである。
ト、（ｂ）は固定エラーの場合の動作タイムチャート、
（ｃ）はソフトエラー（間欠エラー）の場合の動作タイ
ムチャートである。
１ パトロール回路 ２ アドレス回路 ３ タイミング回路 ４ メモリアレイ ５ データ回路 １０ パトロールアドレスホールドレジスタ ２０ エラー割込みレジスタ ３０ パトロール周期回路 ４０ アドレスカウンタ ５０ シンドロームレジスタ ６０ 比較回路
Claims (2)
- 【請求項１】 メモリのパトロールをなすためのパトロ
ールサイクルの起動及び周期を制御する手段と、パトロ
ールアドレスを順次更新しつつ生成する手段と、前記メ
モリからの読出しデータの訂正可能エラーを検出訂正す
る手段と、前記パトロールアドレスによるパトロール動
作により前記訂正可能エラーが検出されたとき、そのと
きの訂正データを前記パトロールアドレスに再書込みす
ると同時に前記パトロールアドレスの更新を抑止する手
段と、続くパトロールサイクルにおいて、更新が抑止さ
れた前記パトロールアドレスに対して再度パトロールを
実行し、更に続くパトロールサイクルではパトロールア
ドレスの更新をなすよう制御する手段とを含むことを特
徴とする記憶装置のパトロール回路。 - 【請求項２】 前記訂正可能エラーの検出に応答してそ
のエラーのシンドロームを保持する手段と、このシンド
ロームの内容と前記続くパトロールサイクルにおける訂
正可能エラーのシンドロームの内容とを比較する手段
と、この比較により一致が検出されたとき固定エラーの
発生とみなして固定エラー報告をなす手段とを含むこと
を特徴とする請求項１記載の記憶装置のパトロール回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040359A JPH05210597A (ja) | 1992-01-30 | 1992-01-30 | 記憶装置のパトロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040359A JPH05210597A (ja) | 1992-01-30 | 1992-01-30 | 記憶装置のパトロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210597A true JPH05210597A (ja) | 1993-08-20 |
Family
ID=12578449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040359A Pending JPH05210597A (ja) | 1992-01-30 | 1992-01-30 | 記憶装置のパトロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
| JP2013037631A (ja) * | 2011-08-10 | 2013-02-21 | Nec Computertechno Ltd | 診断装置、診断方法および診断プログラム診断方法 |
-
1992
- 1992-01-30 JP JP4040359A patent/JPH05210597A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
| JP2013037631A (ja) * | 2011-08-10 | 2013-02-21 | Nec Computertechno Ltd | 診断装置、診断方法および診断プログラム診断方法 |
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