JPH04367046A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04367046A JPH04367046A JP3142838A JP14283891A JPH04367046A JP H04367046 A JPH04367046 A JP H04367046A JP 3142838 A JP3142838 A JP 3142838A JP 14283891 A JP14283891 A JP 14283891A JP H04367046 A JPH04367046 A JP H04367046A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- data
- signal
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000010365 information processing Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に制御記憶回路を有する情報処理装置に関する。
に制御記憶回路を有する情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置において、制御記憶
回路の出力には、誤り訂正符号発生回路（以下、ＥＣＣ
回路と称す）が付加されているが、１ビットのエラーが
発生した時は、ロギレグ情報として報告されると同時に
エラーデータは自動修正されるため、そのまま放置して
おくか、あるいは、定期保守時にメモリ素子の交換を実
施している。
回路の出力には、誤り訂正符号発生回路（以下、ＥＣＣ
回路と称す）が付加されているが、１ビットのエラーが
発生した時は、ロギレグ情報として報告されると同時に
エラーデータは自動修正されるため、そのまま放置して
おくか、あるいは、定期保守時にメモリ素子の交換を実
施している。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置において、制御記憶回路では１ビットのエラーが
発生しメモリ素子の交換を行なわずに、そのまま放置し
ていた場合に、１ビット故障アドレスの他のビット素子
が故障すれば、２ビット以上の故障となるためデータの
誤訂正が不可能となり、装置稼働が停止するという欠点
があった。
理装置において、制御記憶回路では１ビットのエラーが
発生しメモリ素子の交換を行なわずに、そのまま放置し
ていた場合に、１ビット故障アドレスの他のビット素子
が故障すれば、２ビット以上の故障となるためデータの
誤訂正が不可能となり、装置稼働が停止するという欠点
があった。
【０００４】
【課題を解決するための手段】本発明の情報処理装置は
、アドレス信号を出力するアドレスレジスタ回路と、前
記アドレス信号により書込まれた第１のデータを読み出
して出力する制御記憶回路と、前記第１のデータに１ビ
ットの誤りが発生したとき修正して第２のデータとして
出力すると共に誤検出信号を出力する誤り訂正符号発生
回路と、前記誤検出信号に対応した前記アドレス信号に
より前記制御記憶回路に前記第２のデータを書込む手段
とを有する。
、アドレス信号を出力するアドレスレジスタ回路と、前
記アドレス信号により書込まれた第１のデータを読み出
して出力する制御記憶回路と、前記第１のデータに１ビ
ットの誤りが発生したとき修正して第２のデータとして
出力すると共に誤検出信号を出力する誤り訂正符号発生
回路と、前記誤検出信号に対応した前記アドレス信号に
より前記制御記憶回路に前記第２のデータを書込む手段
とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。
る。図１は本発明の一実施例のブロック図である。
【０００６】本実施例は、アドレス信号１０５を出力す
るアドレスレジスタ回路２と、アドレス信号１０５によ
り書込まれた書込みデータ１０３を読み出し読出データ
１０６として出力する制御記憶回路１と、読出しデータ
１０６に１ビットの誤りが発生したとき修正して読出し
データ１０７として出力すると共に１ビットエラー検出
信号１０８を出力する誤り訂正符号発生（ＥＣＣ）回路
３と、１ビットエラー検出信号１０８に対応したアドレ
ス信号１０５により制御記憶回路１に読出しデータ１０
７を書込む回路４，５，６，７とを有して構成される。
るアドレスレジスタ回路２と、アドレス信号１０５によ
り書込まれた書込みデータ１０３を読み出し読出データ
１０６として出力する制御記憶回路１と、読出しデータ
１０６に１ビットの誤りが発生したとき修正して読出し
データ１０７として出力すると共に１ビットエラー検出
信号１０８を出力する誤り訂正符号発生（ＥＣＣ）回路
３と、１ビットエラー検出信号１０８に対応したアドレ
ス信号１０５により制御記憶回路１に読出しデータ１０
７を書込む回路４，５，６，７とを有して構成される。
【０００７】次に本実施例の動作について説明すると、
書込みデータ１０１及び書込み信号１０２はそれぞれ選
択回路６及び７に入力され、アドレスレジスタ回路２の
アドレス信号１０５は制御記憶回路１とエラーアドレス
記憶回路４及びアドレス比較回路５に入力され、制御記
憶回路１の読出しデータ１０６はＥＣＣ回路３に入力さ
れ、ＥＣＣ回路３の読出しデータ１０７は選択回路６と
次段の論理回路に送出される。また、１ビットエラー検
出信号１０８はエラーアドレス記憶回路４と選択回路７
に入力され、エラーアドレス記憶回路４のエラーアドレ
ス信号１０９はアドレス比較回路５に入力され、アドレ
ス比較回路５のアドレス一致信号１１０は選択回路６及
び選択回路７に入力され、選択回路６および７の書込み
データ１０３及び書込み信号１０４は制御記憶回路１に
入力される。
書込みデータ１０１及び書込み信号１０２はそれぞれ選
択回路６及び７に入力され、アドレスレジスタ回路２の
アドレス信号１０５は制御記憶回路１とエラーアドレス
記憶回路４及びアドレス比較回路５に入力され、制御記
憶回路１の読出しデータ１０６はＥＣＣ回路３に入力さ
れ、ＥＣＣ回路３の読出しデータ１０７は選択回路６と
次段の論理回路に送出される。また、１ビットエラー検
出信号１０８はエラーアドレス記憶回路４と選択回路７
に入力され、エラーアドレス記憶回路４のエラーアドレ
ス信号１０９はアドレス比較回路５に入力され、アドレ
ス比較回路５のアドレス一致信号１１０は選択回路６及
び選択回路７に入力され、選択回路６および７の書込み
データ１０３及び書込み信号１０４は制御記憶回路１に
入力される。
【０００８】次に動作について説明すると、制御記憶回
路１が正常な場合は、装置の立上げ時において、アドレ
スレジスタ回路２のアドレス信号１０５に示されるアド
レスに、書込みデータ１０１及び書込み信号１０２が選
択回路６及び７で選択されて書込みが実行され、ファー
ムウェアの内容が制御記憶回路１に書込まれる。また、
装置が動作時になると、制御記憶回路１は記憶データが
読出されるのみとなり、アドレスレジスタ回路２のアド
レス信号１０５で指示されるアドレスにより、制御記憶
回路１より読出された読出しデータ１０６がＥＣＣ回路
３に入力され、エラーがなければ１ビットエラー検出信
号１０８は“０”となり、読出しデータ１０７は次段の
論理回路６に送出される。
路１が正常な場合は、装置の立上げ時において、アドレ
スレジスタ回路２のアドレス信号１０５に示されるアド
レスに、書込みデータ１０１及び書込み信号１０２が選
択回路６及び７で選択されて書込みが実行され、ファー
ムウェアの内容が制御記憶回路１に書込まれる。また、
装置が動作時になると、制御記憶回路１は記憶データが
読出されるのみとなり、アドレスレジスタ回路２のアド
レス信号１０５で指示されるアドレスにより、制御記憶
回路１より読出された読出しデータ１０６がＥＣＣ回路
３に入力され、エラーがなければ１ビットエラー検出信
号１０８は“０”となり、読出しデータ１０７は次段の
論理回路６に送出される。
【０００９】しかしながら、制御記憶回路１から読出さ
れた読出しデータ１０６に初めて１・イットのエラーが
あった場合には読出しデータ１０７は正しく修正されて
次段の論理回路へ送出されるが、１ビットエラー検出信
号１０８が検出され、その時のアドレスレジスタ回路２
のアドレス信号１０５がエラーアドレス記憶回路４に格
納される。制御記憶回路１の読出しは継続して実施され
、前回１ビットのエラーが発生したアドレスが再度読出
された時にも１ビットエラーが発生する。この時、エラ
ーアドレスレジスタ記憶回路４のエラーアドレス信号１
０９とアドレスレジスタ回路２のアドレス信号１０５と
をアドレス比較回路５で比較し、アドレス一致信号１１
０が出力したときのタイミングで、ＥＣＣ回路３の読出
しデータ１０７を選択回路６で選択し、また、書込み信
号１０２として選択回路７で選択することにより、制御
記憶回路１のエラー発生アドレスに対して正しく修正さ
れたデータの書込みを行う。
れた読出しデータ１０６に初めて１・イットのエラーが
あった場合には読出しデータ１０７は正しく修正されて
次段の論理回路へ送出されるが、１ビットエラー検出信
号１０８が検出され、その時のアドレスレジスタ回路２
のアドレス信号１０５がエラーアドレス記憶回路４に格
納される。制御記憶回路１の読出しは継続して実施され
、前回１ビットのエラーが発生したアドレスが再度読出
された時にも１ビットエラーが発生する。この時、エラ
ーアドレスレジスタ記憶回路４のエラーアドレス信号１
０９とアドレスレジスタ回路２のアドレス信号１０５と
をアドレス比較回路５で比較し、アドレス一致信号１１
０が出力したときのタイミングで、ＥＣＣ回路３の読出
しデータ１０７を選択回路６で選択し、また、書込み信
号１０２として選択回路７で選択することにより、制御
記憶回路１のエラー発生アドレスに対して正しく修正さ
れたデータの書込みを行う。
【００１０】このようにすると、１ビットのエラーが発
生したアドレスの内容が何らかの外部要因によるソフト
エラーであれば、再書込みにより修復でき、以後１ビッ
トエラーの発生を無くすることができる。
生したアドレスの内容が何らかの外部要因によるソフト
エラーであれば、再書込みにより修復でき、以後１ビッ
トエラーの発生を無くすることができる。
【００１１】
【発明の効果】以上説明したように本発明は、制御記憶
回路で１ビットエラーが発生したとき、ＥＣＣ回路にて
正しいデータに修正された読み出しデータを、エラー発
生アドレスに対して再書込みを実施することにより、外
部要因による一時的な故障に対してデータ修復を可能に
することができ、装置の稼働率を向上させる効果がある
。
回路で１ビットエラーが発生したとき、ＥＣＣ回路にて
正しいデータに修正された読み出しデータを、エラー発
生アドレスに対して再書込みを実施することにより、外
部要因による一時的な故障に対してデータ修復を可能に
することができ、装置の稼働率を向上させる効果がある
。
【図１】本発明の一実施例のブロック図である。
１ 制御記憶回路
２ アドレスレジスタ回路
３ ＥＣＣ回路
４ エラーアドレス記憶回路
５ アドレス比較回路
６ 選択回路
７ 選択回路
Claims (1)
- 【請求項１】 アドレス信号を出力するアドレスレジ
スタ回路と、前記アドレス信号により書込まれた第１の
データを読み出して出力する制御記憶回路と、前記第１
のデータに１ビットの誤りが発生したとき修正して第２
のデータとして出力すると共に誤検出信号を出力する誤
り訂正符号発生回路と、前記誤検出信号に対応した前記
アドレス信号により前記制御記憶回路に前記第２のデー
タを書込む手段とを有することを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142838A JPH04367046A (ja) | 1991-06-14 | 1991-06-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142838A JPH04367046A (ja) | 1991-06-14 | 1991-06-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367046A true JPH04367046A (ja) | 1992-12-18 |
Family
ID=15324793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3142838A Pending JPH04367046A (ja) | 1991-06-14 | 1991-06-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367046A (ja) |
-
1991
- 1991-06-14 JP JP3142838A patent/JPH04367046A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4296494A (en) | Error correction and detection systems | |
| US5502732A (en) | Method for testing ECC logic | |
| KR20020029925A (ko) | 디지털 데이터의 소프트 에러를 정정하는 방법 및 장치 | |
| JPH03248251A (ja) | 情報処理装置 | |
| JP2001290710A (ja) | データエラー検出装置 | |
| JPH04367046A (ja) | 情報処理装置 | |
| JPH04115340A (ja) | 二重化記憶回路 | |
| JPH03147041A (ja) | エラー訂正システム | |
| JPS6223337B2 (ja) | ||
| JP2601038B2 (ja) | マイクロプログラムのエラー検出・訂正装置 | |
| JPH0520215A (ja) | 情報処理装置 | |
| JPH05173899A (ja) | 情報処理装置 | |
| JPH0327433A (ja) | 電子ディスク装置 | |
| JPH0327432A (ja) | 電子ディスク装置 | |
| JPS6327940A (ja) | 記憶制御装置 | |
| JPH04115338A (ja) | 交替メモリ方式 | |
| JPH04332046A (ja) | 情報処理装置 | |
| JPS61161564A (ja) | 記憶装置 | |
| JPH02278354A (ja) | 記憶装置 | |
| JPH0588992A (ja) | メモリ制御方式 | |
| JPH04182757A (ja) | 制御記憶回路のアドレス供給方式 | |
| JPH0312756A (ja) | 電子ディスク装置 | |
| JPS6232822B2 (ja) | ||
| JPH02126348A (ja) | メモリのビット誤り訂正方式 | |
| JPS62221756A (ja) | 記憶装置 |