JPH0520213A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0520213A JPH0520213A JP3172058A JP17205891A JPH0520213A JP H0520213 A JPH0520213 A JP H0520213A JP 3172058 A JP3172058 A JP 3172058A JP 17205891 A JP17205891 A JP 17205891A JP H0520213 A JPH0520213 A JP H0520213A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- circuit
- memory circuit
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 メモリ回路よりデータを読みだしている途中
に、ビット故障が発生した場合にもエラー発生を防止す
る。 【構成】 メモリ回路１より読みだされたデータが、Ｅ
ＣＣ回路４において誤りを検出・訂正されると、マイク
ロプロセッサ５により、１／ｎ選択フラグレジスタ７を
セットする。この動作により、冗長ビットメモリ回路２
にＥＣＣ回路４で判定されたビットエラー位置の訂正後
のデータが書き込まれる。以上の動作をメモリ回路１の
データを読み終わるまで繰り返す。データを読み終わる
と、１／２切り替え回路３をスタートさせて、固定故障
のビット位置のデータと切り替えて出力させる。
に、ビット故障が発生した場合にもエラー発生を防止す
る。 【構成】 メモリ回路１より読みだされたデータが、Ｅ
ＣＣ回路４において誤りを検出・訂正されると、マイク
ロプロセッサ５により、１／ｎ選択フラグレジスタ７を
セットする。この動作により、冗長ビットメモリ回路２
にＥＣＣ回路４で判定されたビットエラー位置の訂正後
のデータが書き込まれる。以上の動作をメモリ回路１の
データを読み終わるまで繰り返す。データを読み終わる
と、１／２切り替え回路３をスタートさせて、固定故障
のビット位置のデータと切り替えて出力させる。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特に半
導体メモリをディスクキャッシュに使用した記憶装置及
び半導体ディスクキャッシュの半導体記憶装置に関す
る。
導体メモリをディスクキャッシュに使用した記憶装置及
び半導体ディスクキャッシュの半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来のデータには、アドレスパリティが
含まれていない。また、ビットの固定故障位置のデータ
の切り替えは立ち上げ時のみであったため、走行中の固
定ビット故障によりシステムに重大な事故を引き起こす
ような欠点があった。
含まれていない。また、ビットの固定故障位置のデータ
の切り替えは立ち上げ時のみであったため、走行中の固
定ビット故障によりシステムに重大な事故を引き起こす
ような欠点があった。
【０００３】
【発明が解決しようとする課題】本発明の目的は、走行
中にビット故障が発生した場合にも、エラー発生を防止
できる記憶装置を提供することにある。
中にビット故障が発生した場合にも、エラー発生を防止
できる記憶装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明の記憶装置は、デ
ータ及びＥＣＣ用付加ビットと冗長ビットをそれぞれ格
納するメモリ回路と、固定故障のビット位置のデータ
と、冗長ビットからのデータを切り替えることのできる
１／２切り替え回路と、ＥＣＣ回路で検出された１ビッ
トデータ誤り時のビット位置を、１／２選択フラグレジ
スタ、１／ｎ選択フラグレジスタにそれぞれ転送するマ
イクロプロセッサと、１ビットデータ誤り時のビット位
置のデータを指定する１／ｎ切り替え回路とを備え、前
記メモリ回路から読み出されたデータを前記ＥＣＣ回路
が受信し、あるビットが故障であると位置を確認しデー
タを訂正し、訂正後の固定故障のビット位置のデータを
冗長ビットに記憶させ、走行中に前記１／２切り替え回
路により切り替えて、データとして出力させることを特
徴とする。
ータ及びＥＣＣ用付加ビットと冗長ビットをそれぞれ格
納するメモリ回路と、固定故障のビット位置のデータ
と、冗長ビットからのデータを切り替えることのできる
１／２切り替え回路と、ＥＣＣ回路で検出された１ビッ
トデータ誤り時のビット位置を、１／２選択フラグレジ
スタ、１／ｎ選択フラグレジスタにそれぞれ転送するマ
イクロプロセッサと、１ビットデータ誤り時のビット位
置のデータを指定する１／ｎ切り替え回路とを備え、前
記メモリ回路から読み出されたデータを前記ＥＣＣ回路
が受信し、あるビットが故障であると位置を確認しデー
タを訂正し、訂正後の固定故障のビット位置のデータを
冗長ビットに記憶させ、走行中に前記１／２切り替え回
路により切り替えて、データとして出力させることを特
徴とする。
【０００５】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【０００６】図１は、記憶装置の一実施例を示す。この
記憶装置は、データ及びＥＣＣ用チェックビットを格納
するメモリ回路１と、冗長ビットを格納するメモリ回路
２と、メモリ回路１の読みだしデータ線１０１と、メモ
リ回路２の読みだしデータ線１０５のそれぞれに接続さ
れ、データ線１０１上のデータのビット故障位置を、デ
ータ線１０５上のデータに置き換えることのできる１／
２切り替え回路３と、１／２切り替え回路３の出力であ
る切り替え後データ線１０２上のデータを受け、メモリ
エラーの検出，修正，エラービット位置の検知を行うＥ
ＣＣ回路４と、ＥＣＣ回路４で検出したエラービット位
置を示すシンドロームを含むデータを出力するデータ線
１０３と、データ線１０３上のデータを受信し、エラー
ビット位置を判定するマイクロプロセッサ５と、データ
線１０３上のデータを受信する１／ｎ切り替え回路８
と、１／２選択フラグレジスタ１０７と、１／ｎ選択フ
ラグレジスタ１０８と、マイクロプロセッサ５で判定し
たエラービット位置信号を１／２選択フラグレジスタ６
と１／ｎフラグレジスタ７にそれぞれ転送するエラービ
ット位置信号１０６と、１／２選択フラグレジスタ６か
ら１／２切り替え回路６に転送するデータ線１０７と、
１／ｎ選択フラグレジスタ８から１／ｎ切り替え回路４
に転送するデータ線１０８と、１／ｎ選択フラグレジス
タ７からの信号線１０８によって、ＥＣＣ回路４からの
データ線１０３上のデータから固定故障のビット位置位
置のデータを転送するデータ線１０４とを有している。
記憶装置は、データ及びＥＣＣ用チェックビットを格納
するメモリ回路１と、冗長ビットを格納するメモリ回路
２と、メモリ回路１の読みだしデータ線１０１と、メモ
リ回路２の読みだしデータ線１０５のそれぞれに接続さ
れ、データ線１０１上のデータのビット故障位置を、デ
ータ線１０５上のデータに置き換えることのできる１／
２切り替え回路３と、１／２切り替え回路３の出力であ
る切り替え後データ線１０２上のデータを受け、メモリ
エラーの検出，修正，エラービット位置の検知を行うＥ
ＣＣ回路４と、ＥＣＣ回路４で検出したエラービット位
置を示すシンドロームを含むデータを出力するデータ線
１０３と、データ線１０３上のデータを受信し、エラー
ビット位置を判定するマイクロプロセッサ５と、データ
線１０３上のデータを受信する１／ｎ切り替え回路８
と、１／２選択フラグレジスタ１０７と、１／ｎ選択フ
ラグレジスタ１０８と、マイクロプロセッサ５で判定し
たエラービット位置信号を１／２選択フラグレジスタ６
と１／ｎフラグレジスタ７にそれぞれ転送するエラービ
ット位置信号１０６と、１／２選択フラグレジスタ６か
ら１／２切り替え回路６に転送するデータ線１０７と、
１／ｎ選択フラグレジスタ８から１／ｎ切り替え回路４
に転送するデータ線１０８と、１／ｎ選択フラグレジス
タ７からの信号線１０８によって、ＥＣＣ回路４からの
データ線１０３上のデータから固定故障のビット位置位
置のデータを転送するデータ線１０４とを有している。
【０００７】以上の構成の記憶装置において、メモリ回
路１からデータを読みだす場合、メモリ回路１の出力で
ある読みだし信号線１０１上のデータは１／２切り替え
回路３に入力される。最初の読みだし時においては、１
／２選択フラグレジスタ６，１／ｎ選択フラグレジスタ
７それぞれからの信号線１０６，１０７は全てオフとな
っており、補正後データ線１０２上のデータは読みだし
信号線１０１上のデータと同じ値となる。補正後データ
線１０２上のデータがＥＣＣ回路４へ入力されると、Ｅ
ＣＣ回路４はそのデータに誤りがあるかどうかを判定
し、誤りがなければ補正後データ線１０２上の値をその
まま修正後データ線１０３に出力する。補正後データ線
１０２上のデータに１ビット誤りがあると、ＥＣＣ回路
４はその１ビット誤りを修正し修正後データ線１０３に
修正したデータを出力する。この時、ＥＣＣ回路４は修
正したビット位置をデータと共にデータ線１０３にのせ
る。データ線１０３上のデータを受信したマイクロプロ
セッサ５は、信号線１０６を介して、１／ｎ選択フラグ
レジスタ７をセットする。１／ｎ選択フラグレジスタ７
をセットすることにより、冗長ビットに固定故障のビッ
ト位置の訂正後のデータが書き込まれる。
路１からデータを読みだす場合、メモリ回路１の出力で
ある読みだし信号線１０１上のデータは１／２切り替え
回路３に入力される。最初の読みだし時においては、１
／２選択フラグレジスタ６，１／ｎ選択フラグレジスタ
７それぞれからの信号線１０６，１０７は全てオフとな
っており、補正後データ線１０２上のデータは読みだし
信号線１０１上のデータと同じ値となる。補正後データ
線１０２上のデータがＥＣＣ回路４へ入力されると、Ｅ
ＣＣ回路４はそのデータに誤りがあるかどうかを判定
し、誤りがなければ補正後データ線１０２上の値をその
まま修正後データ線１０３に出力する。補正後データ線
１０２上のデータに１ビット誤りがあると、ＥＣＣ回路
４はその１ビット誤りを修正し修正後データ線１０３に
修正したデータを出力する。この時、ＥＣＣ回路４は修
正したビット位置をデータと共にデータ線１０３にのせ
る。データ線１０３上のデータを受信したマイクロプロ
セッサ５は、信号線１０６を介して、１／ｎ選択フラグ
レジスタ７をセットする。１／ｎ選択フラグレジスタ７
をセットすることにより、冗長ビットに固定故障のビッ
ト位置の訂正後のデータが書き込まれる。
【０００８】これらを繰り返しながらメモリ回路１のデ
ータをスタートアドレスよりリードしてゆく。データを
最後まで読み終えると、１／２切り替え回路３をスター
トさせ、固定故障のビット位置のデータと冗長ビットの
データを切り替える。
ータをスタートアドレスよりリードしてゆく。データを
最後まで読み終えると、１／２切り替え回路３をスター
トさせ、固定故障のビット位置のデータと冗長ビットの
データを切り替える。
【０００９】
【発明の効果】本発明は以上説明したように、固定故障
のビット位置のデータを冗長ビットに記憶させてゆき、
全てを読み終えた時点で、１／２切り替え回路により固
定故障のビット位置のデータと、冗長ビットのデータを
切り替える。このことによりエラー発生を防止する効果
がある。
のビット位置のデータを冗長ビットに記憶させてゆき、
全てを読み終えた時点で、１／２切り替え回路により固
定故障のビット位置のデータと、冗長ビットのデータを
切り替える。このことによりエラー発生を防止する効果
がある。
【図１】本発明の一実施例をブロック図で示した図であ
る。
る。
【符号の説明】 １ データ及びＥＣＣ用チェックビットメモリ回路 ２ 冗長ビットメモリ回路 ３ １／２切り替え回路 ４ ＥＣＣ回路 ５ マイクロプロセッサ ６ １／２選択フラグレジスタ ７ １／ｎ選択フラグレジスタ ８ １／ｎ切り替え回路 １０１ 読みだしデータ線 １０２ 切り替え後データ線 １０３ 補正後データ線 １０４，１０５ データ線 １０６，１０７，１０８ 信号線
Claims (1)
- 【特許請求の範囲】 【請求項１】データ及びＥＣＣ用付加ビットと冗長ビッ
トをそれぞれ格納するメモリ回路と、 固定故障のビット位置のデータと、冗長ビットからのデ
ータを切り替えることのできる１／２切り替え回路と、 ＥＣＣ回路で検出された１ビットデータ誤り時のビット
位置を、１／２選択フラグレジスタ、１／ｎ選択フラグ
レジスタにそれぞれ転送するマイクロプロセッサと、 １ビットデータ誤り時のビット位置のデータを指定する
１／ｎ切り替え回路とを備え、 前記メモリ回路から読み出されたデータを前記ＥＣＣ回
路が受信し、あるビットが故障であると位置を確認しデ
ータを訂正し、訂正後の固定故障のビット位置のデータ
を冗長ビットに記憶させ、走行中に前記１／２切り替え
回路により切り替えて、データとして出力させることを
特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172058A JPH0520213A (ja) | 1991-07-12 | 1991-07-12 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172058A JPH0520213A (ja) | 1991-07-12 | 1991-07-12 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520213A true JPH0520213A (ja) | 1993-01-29 |
Family
ID=15934758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172058A Pending JPH0520213A (ja) | 1991-07-12 | 1991-07-12 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520213A (ja) |
-
1991
- 1991-07-12 JP JP3172058A patent/JPH0520213A/ja active Pending
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