JP2014075174A - 半導体装置 - Google Patents
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Abstract
ル内の回路構成を工夫し、高速に無効化処理を行うことが可能なキャッシュメモリを提供
する。
【解決手段】無効化処理の高速化を可能とする機能をメモリセルに設けたキャッシュメモ
リを提供する。一つの形態はインバーター2個を直列に、ループになるように接続した構
成のバリッドビットのメモリセルであって、任意のインバーターの出力の信号線にN型ト
ランジスタのドレインを接続し、ゲートをCPUのリセット信号線に接続し、ソースをグ
ランド線と接続する構成で、ゲートにCPUのリセット信号が入力されることでメモリセ
ルの初期値を決定する半導体装置である。
【選択図】図1
Description
体的には、バリッドビットを有するキャッシュメモリ装置に関する。
、ほぼ全てがストアドプログラム方式と呼ばれるアーキテクチャである。このストアドプ
ログラム方式では、CPUが処理する命令及び処理に必要なデータは、メモリに格納され
ており、CPUの処理は、メモリからデータを順次読み込むことで進行する。
CPUが処理する命令及び処理に必要なデータが格納されている。そのため、大容量のメ
モリが必要となる。しかし、アクセスが高速なメモリは高価であるため、アクセスが高速
なメモリを大容量で使用することは難しい。そこで、大容量の低速なメモリ(以下、メイ
ンメモリと呼ぶ。)を使用し、小容量の高速なメモリ(以下、キャッシュメモリと呼ぶ。
)を組み合わせて用いることが考え出された。
なメインメモリのデータの一部を読み出してキャッシュメモリにコピーしておくことで、
通常の処理ではCPUはキャッシュメモリのみにアクセスする。処理に必要なデータがキ
ャッシュメモリにない場合には、メインメモリのデータを読み出してキャッシュメモリに
コピーし、そこにアクセスする。ここでは、メインメモリからキャッシュメモリへのコピ
ーを行うため処理に時間を要するが、2度目以降はキャッシュメモリにのみアクセスする
ため、高速動作が可能である。なお、必要とするデータがキャッシュメモリにある場合を
キャッシュヒットと言う。逆に、必要とするデータがキャッシュメモリにない場合をキャ
ッシュミスと言う。
が集合したものであり、各ラインに対応するバリッドビットを記憶したメモリ部が搭載さ
れている。バリッドビットを記憶したメモリ部には、そのラインに格納されているデータ
が有効であるか無効であるかが記憶されている。ここで、ラインに無効なデータが格納さ
れている場合というのは、例えば、電源をオンにした直後であり、全てのラインのバリッ
ドビットを無効化する必要がある。キャッシュメモリは、一般にSRAM(Static
Random Access Memory)で構成されているため、電源がオフの時
は、データを保持することができない。そのため、電源がオンした直後は、キャッシュメ
モリに格納されているデータが特定できないためである。
る。そのため、無効化処理中はCPUを待機させる必要があった。
6中の記号は各々、無効化処理の要求信号300、無効化処理時のアドレスとなるカウン
タ信号303、CPUからのキャッシュアクセス信号302である。イベントタイミング
400で無効化処理の要求信号300が発行されると、カウンタ信号303をクロックサ
イクル毎に順次カウントアップし、無効化処理の時のキャッシュアクセスのアドレスとし
て順次バリッドビットを無効化していく。イベントタイミング401でカウンタ値が無効
化すべきラインの合計数(n個)に達すると無効化処理を完了とし、キャッシュアクセス
信号302を見て、通常のキャッシュアクセスを開始する。
効化処理中にCPUを待機状態とすることなく、CPUのキャッシュメモリへのアクセス
をキャッシュミスであると判定させて、メインメモリへアクセスし、必要なデータを読み
出す。そして無効化処理完了後、必要なデータをすぐにキャッシュメモリに格納できるよ
うにすることで、キャッシュメモリの高速化を図ることができる。
シュメモリの小型化を妨げる。また、バリッドビットの無効化処理は、1ラインずつ行っ
ているため従来と同様である。これでは、キャッシュメモリの大容量化に伴って、処理時
間も増加しうる。そのため、最長で(キャッシュメモリのライン数×1周期)分の時間が
処理に必要となる。キャッシュメモリが大容量化するほど、無効化処理の時間が支配的に
なるので、大幅に時間を短縮するには、無効化処理を高速にする必要がある。
セル内の回路構成を工夫し、無効化処理を高速に行うことができるキャッシュメモリを提
供する。
を特徴とする。具体的には、インバーター2個を直列に、ループになるように接続した構
成のバリッドビットのメモリセルにおいて、任意のインバーターの出力の信号線にN型ト
ランジスタのドレインを接続し、ゲートをCPUのリセット信号線に接続し、ソースをグ
ランド線と接続する構成で、ゲートにCPUのリセット信号を入力することでメモリセル
の初期値を決定することを特徴とする半導体装置である。
メモリセルにおいて、任意のインバーターの出力の信号線にP型トランジスタのドレイン
を接続し、ゲートをCPUのリセット信号線に接続し、ソースを電源線と接続する構成で
、ゲートにCPUのリセットのための反転信号を入力することでメモリセルの初期値を決
定する半導体装置である。
のメモリセルにおいて、どちらか一方の任意のインバーターの出力の信号線に接続された
抵抗や容量などを有する半導体装置である。
るインバーター回路と、前記第1のインバーター及び前記第2のインバーターに接続され
たグランド線と、前記第1のインバーターの出力部又は前記第2のインバーターの出力部
と前記グランド線に接続されたトランジスタ、抵抗素子又は容量素子のいずれかを有する
ことを特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続されたグランド線と、前記第1
のインバーターの出力部又は前記第2のインバーターの出力部と前記グランド線に接続さ
れた第3のトランジスタ、抵抗素子又は容量素子のいずれかを有することを特徴とする半
導体装置である。
るインバーター回路と、前記第1のインバーター及び前記第2のインバーターに接続され
た電源線と、前記第1のインバーターの出力部又は前記第2のインバーターの出力部と前
記電源線に接続されたトランジスタを有することを特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続された電源線と、前記第1のイ
ンバーターの出力部又は前記第2のインバーターの出力部と前記電源線に接続された第3
のトランジスタを有することを特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続された電源線と、前記第1のイ
ンバーター及び前記第2のインバーターに接続されたグランド線と、前記第1のインバー
ターの出力部又は前記第2のインバーターの出力部と前記グランド線に接続された第3の
トランジスタ、抵抗素子又は容量素子のいずれかを有することを特徴とする半導体装置で
ある。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続された電源線と、前記第1のイ
ンバーター及び前記第2のインバーターに接続されたグランド線と、前記第1のインバー
ターの出力部又は前記第2のインバーターの出力部と前記電源線に接続された第3のトラ
ンジスタを有することを特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第1のトランジスタに接続された第1のデータ線と、前記第2のインバータ
ーの入力端子に接続された第2のトランジスタと、前記第2のトランジスタに接続された
第2のデータ線と、前記第1のトランジスタ及び前記第2のトランジスタのゲート電極に
接続されたワード線と、前記第1のインバーター及び前記第2のインバーターに接続され
た電源線と、前記第1のインバーター及び前記第2のインバーターに接続されたグランド
線と、前記第1のインバーターの出力部又は前記第2のインバーターの出力部と前記グラ
ンド線に接続された第3のトランジスタ、抵抗素子又は容量素子のいずれかを有すること
を特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第1のトランジスタに接続された第1のデータ線と、前記第2のインバータ
ーの入力端子に接続された第2のトランジスタと、前記第2のトランジスタに接続された
第2のデータ線と、前記第1のトランジスタ及び前記第2のトランジスタのゲート電極に
接続されたワード線と、前記第1のインバーター及び前記第2のインバーターに接続され
た電源線と、前記第1のインバーター及び前記第2のインバーターに接続されたグランド
線と、前記第1のインバーターの出力部又は前記第2のインバーターの出力部と前記電源
線に接続された第3のトランジスタを有することを特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続されたグランド線と、前記第1
のインバーターの出力部と前記グランド線に接続された第3のトランジスタ、抵抗素子又
は容量素子のいずれかと、前記第2のインバーターの出力部とゲート電極が接続され、前
記グランド線に接続された第4のトランジスタと、前記第4のトランジスタに接続された
第5のトランジスタと、前記第5のトランジスタに接続されたデータ線を有することを特
徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続されたグランド線と、前記第2
のインバーターの出力部と前記グランド線に接続された第3のトランジスタ、抵抗素子又
は容量素子のいずれかと、前記第1のインバーターの出力部とゲート電極が接続され、前
記グランド線に接続された第4のトランジスタと、前記第4のトランジスタに接続された
第5のトランジスタと、前記第5のトランジスタに接続されたデータ線を有することを特
徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続された電源線と、前記第1のイ
ンバーター及び前記第2のインバーターに接続されたグランド線と、前記第1のインバー
ターの出力部と前記グランド線に接続された第3のトランジスタ、抵抗素子又は容量素子
のいずれかと、前記第2のインバーターの出力部とゲート電極が接続され、前記グランド
線に接続された第4のトランジスタと、前記第4のトランジスタに接続された第5のトラ
ンジスタと、前記第5のトランジスタに接続されたデータ線を有することを特徴とする半
導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続されたワード線と、前
記第1のインバーター及び前記第2のインバーターに接続された電源線と、前記第1のイ
ンバーター及び前記第2のインバーターに接続されたグランド線と、前記第2のインバー
ターの出力部と前記グランド線に接続された第3のトランジスタ、抵抗素子又は容量素子
のいずれかと、前記第1のインバーターの出力部とゲート電極が接続され、前記グランド
線に接続された第4のトランジスタと、前記第4のトランジスタに接続された第5のトラ
ンジスタと、前記第5のトランジスタに接続されたデータ線を有することを特徴とする半
導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続された第1のワード線
と、前記第1のインバーター及び前記第2のインバーターに接続された電源線と、前記第
1のインバーター及び前記第2のインバーターに接続されたグランド線と、前記第1のイ
ンバーターの出力部と前記グランド線に接続された第3のトランジスタ、抵抗素子又は容
量素子と、前記第2のインバーターの出力部とゲート電極が接続され、前記グランド線に
接続された第4のトランジスタと、前記第4のトランジスタに接続された第5のトランジ
スタと、前記第5のトランジスタのゲート電極に接続された第2のワード線と、前記第5
のトランジスタに接続されたデータ線を有することを特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第2のインバーターの入力端子に接続された第2のトランジスタと、前記第
1のトランジスタ及び前記第2のトランジスタのゲート電極に接続された第1のワード線
と、前記第1のインバーター及び前記第2のインバーターに接続された電源線と、前記第
1のインバーター及び前記第2のインバーターに接続されたグランド線と、前記第2のイ
ンバーターの出力部と前記グランド線に接続された第3のトランジスタ、抵抗素子又は容
量素子のいずれかと、前記第1のインバーターの出力部とゲート電極が接続され、前記グ
ランド線に接続された第4のトランジスタと、前記第4のトランジスタに接続された第5
のトランジスタと、前記第5のトランジスタのゲート電極に接続された第2のワード線と
、前記第5のトランジスタに接続されたデータ線を有することを特徴とする半導体装置で
ある。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第1のトランジスタに接続された第1のデータ線と、前記第2のインバータ
ーの入力端子に接続された第2のトランジスタと、前記第2のトランジスタに接続された
第2のデータ線と、前記第1のトランジスタ及び前記第2のトランジスタのゲート電極に
接続された第1のワード線と、前記第1のインバーター及び前記第2のインバーターに接
続された電源線と、前記第1のインバーター及び前記第2のインバーターに接続されたグ
ランド線と、前記電源線と前記第1のインバーターの出力部又は前記第2のインバーター
の出力部に接続された第3のトランジスタと、前記第3のトランジスタとゲート電極が接
続され、前記グランド線に接続された第4のトランジスタと、前記第4のトランジスタに
接続された第5のトランジスタと、前記第5のトランジスタのゲート電極に接続された第
2のワード線と、前記第5のトランジスタに接続された第3のデータ線を有することを特
徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第1のトランジスタに接続された第1のデータ線と、前記第2のインバータ
ーの入力端子に接続された第2のトランジスタと、前記第2のトランジスタに接続された
第2のデータ線と、前記第1のトランジスタ及び前記第2のトランジスタのゲート電極に
接続された第1のワード線と、前記第1のインバーター及び前記第2のインバーターに接
続された電源線と、前記第1のインバーター及び前記第2のインバーターに接続されたグ
ランド線と、前記第1のインバーターの出力部と前記グランド線に接続された第3のトラ
ンジスタ、抵抗素子又は容量素子のいずれかと、前記第2のインバーターの出力部とゲー
ト電極が接続され、前記グランド線に接続された第4のトランジスタと、前記第4のトラ
ンジスタに接続された第5のトランジスタと、前記第5のトランジスタのゲート電極に接
続された第2のワード線と、前記第5のトランジスタに接続された第3のデータ線を有す
ることを特徴とする半導体装置である。
るインバーター回路と、前記第1のインバーターの入力端子に接続された第1のトランジ
スタと、前記第1のトランジスタに接続された第1のデータ線と、前記第2のインバータ
ーの入力端子に接続された第2のトランジスタと、前記第2のトランジスタに接続された
第2のデータ線と、前記第1のトランジスタ及び前記第2のトランジスタのゲート電極に
接続された第1のワード線と、前記第1のインバーター及び前記第2のインバーターに接
続された電源線と、前記第1のインバーター及び前記第2のインバーターに接続されたグ
ランド線と、前記第2のインバーターの出力部と前記グランド線に接続された第3のトラ
ンジスタ、抵抗素子又は容量素子のいずれかと、前記第1のインバーターの出力部とゲー
ト電極が接続され、前記グランド線に接続された第4のトランジスタと、前記第4のトラ
ンジスタに接続された第5のトランジスタと、前記第5のトランジスタのゲート電極に接
続された第2のワード線と、前記第5のトランジスタに接続された第3のデータ線を有す
ることを特徴とする半導体装置である。
トの無効化処理を同時に行うことが可能になるため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間を短縮でき、CPUが待機
状態になることなくキャッシュメモリにアクセスをすることができるようになる。
またはMPU(Micro Processing Unit)のキャッシュメモリとし
て用いることができる。CPUやMPUに適用することで、CPUやMPUの低消費電力
化を実現することができる。さらに電源の投入に同期してリセット信号を出力すれば、キ
ャッシュメモリを瞬時に初期化することができ、CPUの処理速度を向上させることがで
きる。すなわち、キャッシュメモリの初期設定に要する時間を大幅に短縮することができ
、CPUが効率良く処理を行うことができる。そのため、処理性能に優れた半導体装置を
提供することができる。
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施
の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するため
の全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り
返しの説明は省略する。
キャッシュメモリにおけるバリッドビットの無効化処理を高速に行うことを可能とするメ
モリセルの構成を、図1〜3,6及び7を参照しながら説明する。但し、電源電圧を5V
として説明するが、これに限定されるものではない。
示す回路図である。図1において、メモリセルは、電源線205、グランド線206、書
き込み時のワード線204、読み出し時のワード線207、書き込み時のデータ線201
、書き込み時のデータ線202、読み出し時のデータ線203、N型トランジスタ208
、N型トランジスタ209、N型トランジスタ210、N型トランジスタ212、N型ト
ランジスタ214A、インバーター回路213を有する。インバーター回路213は、2
つのインバーターを有する。書き込み時のデータ線201には書き込みデータの正転のデ
ータが、書き込み時のデータ線202には反転したデータが入力される。読み出し時のデ
ータ線203は、読み出し時以外は書き込み、読み出し回路によって5Vにプリチャージ
されている。ここで、書き込み、読み出し回路とは、データ線201、データ線202を
介してメモリセルに書き込みデータを出力し、データ線203の電位よりメモリセルのデ
ータを読み出す機能を有する。この書き込み、読み出し回路は、複数のバリッドビットの
メモリセルが1列に並んでいる場合、それに対応したものが少なくとも1つ設けられる。
れぞれ接続される。インバーター回路213が有するインバーターの一方の電極は電源線
205に接続され、他方の電極はグランド線206に接続される。N型トランジスタ20
8のゲート電極は、ワード線204に接続され、一方の電極はデータ線201に接続され
、他方の電極はインバーター回路213内の一つのインバーターの出力端子に接続される
。N型トランジスタ209のゲート電極は、ワード線204に接続され、一方の電極はデ
ータ線202に接続され、他方の電極はインバーター回路213内の一つのインバーター
の出力端子に接続される。N型トランジスタ212のゲート電極は、ノード211Aに接
続され、一方の電極はグランド線206に接続され、他方の電極はN型トランジスタ21
0の一方の電極に接続される。N型トランジスタ210のゲート電極は、ワード線207
に接続され、他方の電極はデータ線203に接続される。N型トランジスタ214Aのゲ
ート電極は、配線215Aに接続され、一方の電極はグランド線206に接続され、他方
の電極はノード211Bに接続される。
209がオンになることにより、メモリセルにデータが書き込まれる。読み出し時、ワー
ド線207が5Vであり、N型トランジスタ210がオンする。メモリセルのデータが”
0”の場合、ノード211Aの電位が5V(ノード211Bの電位は0V)でありN型ト
ランジスタ212がオンすることでプリチャージされたデータ線203はN型トランジス
タ210、N型トランジスタ212により電位が0Vに落とされる。メモリセルのデータ
が”1”の場合、ノード211Aの電位が0V(ノード211Bの電位は5V)でありデ
ータ線203はN型トランジスタ212がオンしない事から、プリチャージされた5Vの
まま保持される。メモリセルのデータは、213内の2個のインバーターで保持される。
特定することは出来ず、メモリセルはデータを保持することが出来ない。その後、電源が
オンしても、ノード211Aの電位は、インバーター回路213内の2個のインバーター
の出力関係や、2個のインバーターの出力信号線の配線容量などの要因によって決まるた
め、通常、一度任意のデータをメモリセルに書き込まないとノード211Aの電位を特定
することが出来ない。
バリッドビットの無効化処理を行う必要がある。この処理によって、CPUのアクセスが
キャッシュミスとなるため、特定できないデータは使われない。しかし、このバリッドビ
ットの無効化は、1ライン毎に行うため、時間がかかる。
にN型トランジスタ214Aをノード211Bとグランド線206の間に設ける。但し、
各ラインは1ビットのバリッドビットを有し、初期値を”0”とする場合、当該ラインが
有効であれば、”1”を、無効であれば”0”を保持しているとする。
む制御をするためのインバリデート信号が入力される配線215Aを接続する。インバリ
デート信号は、バリッドビットの無効化処理を行っている間5Vとなる。そのため、バリ
ッドビットの無効化処理中、N型トランジスタ214Aがオンすることになる。すると、
ノード211Bの電位は0Vに落とされる。そのため、インバーター回路213の一方の
インバーターを介してノード211Aは5Vとなり、メモリセルのデータは”0”となる
。
214Aによって確実にノード211Bの電位を0Vにするためである。具体的な回路構
成は、図2に示すように、N型トランジスタ216をワード線204とグランド線206
の間に設け、ゲートにインバリデート信号が入力される配線215を接続する。この回路
をバリッドビットのメモリセルに追加することで、バリッドビットの無効化処理中、N型
トランジスタ216がオンするので、ワード線204の電位は0Vに落とされる。
動作を説明するタイミングチャートである。図3において、無効化処理の要求信号300
、図1、2で示した各ラインのバリッドビットを無効化するためのインバリデート信号3
01、CPUからのキャッシュアクセス信号302を示す。イベントタイミング400で
無効化処理の要求信号300が発行されると、インバリデート信号301が発行され、全
てのバリッドビットが無効化される。イベントタイミング401で無効化処理を完了とし
、キャッシュアクセス信号302により、通常のキャッシュアクセスを開始する。
、全てのバリッドビットの無効化処理を同時に行うことが可能となる。そのため、バリッ
ドビットの無効化処理が高速になり、CPUが待機状態にならず、キャッシュメモリにア
クセスをすることができるようになる。
ンジスタ214Bを用いても全てのバリッドビットの無効化処理を同時に行うことが可能
である。そのときは、図1(B)のようにP型トランジスタ214Bをノード211Aと
電源線205の間に設け、P型トランジスタ214Bのゲート電極にはインバリデート信
号の反転信号が入力される配線215Bを接続する。
にその反転信号は0Vとなる。すると、P型トランジスタ214Bはオンになるので、ノ
ード211Aは5Vとなる。よって、ノード211Bはインバーター回路213の一方の
インバーターを介して0Vとなり、バリッドビットのメモリセルに”0”が書き込まれた
ことになる。
7(A)は、N型トランジスタ214Aを無効化処理用にバリッドビットのメモリセルに
設け、図7(B)は、P型トランジスタ214Bを無効化処理用にバリッドビットのメモ
リセルに設けた回路図を示す。図7(A)、(B)は、図1(A)、(B)と違い、デー
タ線203、ワード線207、N型トランジスタ210、N型トランジスタ212を有し
ない構成となっており、図1(A)、(B)よりメモリセルの面積を小さくすることが出
来る。動作に着目すると、データの書き込み動作は図1の構成と同じであるが、データの
読み出し動作が異なる。具体的に読み出し動作について説明すると、まず、ワード線20
4を5Vにし、N型トランジスタ208、N型トランジスタ209をオンにする。すると
、ノード211Aの電位はデータ線202に、ノード211Bの電位はデータ線201に
現れるので、それを書き込み、読み出し回路で検出する。ここで、メモリセルのデータが
”0”の場合、ノード211Aの電位が5V(ノード211Bの電位は0V)であるから
、データ線202は5V(データ線201の電位は0V)となる。一方、メモリセルのデ
ータが”1”の場合、ノード211Aの電位が0V(ノード211Bの電位は5V)であ
るから、データ線202は0V(データ線201の電位は5V)となる。また、バリッド
ビット無効化処理中は、インバリデート信号または、その反転信号により、N型トランジ
スタ214A、P型トランジスタ214Bがオンになるので、ノード211Aは5V(ノ
ード211Bは0V)となる。これにより、バリッドビットのメモリセルに”0”が書き
込まれることになる。
トウェアで無効化処理を行うことも可能である。具体的には、CPUの命令セットに全て
のバリッドビットの無効化を行う命令を用意する。その命令をメインメモリのCPUが一
番初めにアクセスするアドレスに格納する。キャッシュメモリは、電源がオンになった直
後は待機状態となり、バリッドビットの無効化処理によって動作が開始する構成とする。
また、CPUは、電源がオンになった直後、キャッシュが待機状態にあるので、初めから
メインメモリにアクセスする構成とする。
アクセスをする。このとき、キャッシュメモリは待機状態である。CPUはメインメモリ
から、全てのバリッドビットを無効化する命令を読み込む。CPUは、読み込んだ命令を
解析し、応答をする。ここで、応答とはCPUがキャッシュメモリに対してバリッドビッ
トの無効化を行うこと、すなわち、バリッドビットに”0”を書き込む動作のことである
。この動作に、上記で説明したメモリセルが有効であり、CPUがバリッドビットに”0
”を書き込むために、CPUはインバリデート信号をキャッシュメモリに出力する。キャ
ッシュメモリは、インバリデート信号を受け取ることで動作を開始し、バリッドビットの
無効化処理が行われる。また、CPUは、インバリデート信号を出力したことでキャッシ
ュメモリへのアクセスが開始する。
効化処理を同時に行うことが可能となる。そのため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間が短縮され、CPUは、待
機状態になることなく、キャッシュメモリにアクセスすることができる。
本実施の形態では、実施の形態1と異なる形態について図4を参照して説明する。図4は
、本発明の実施の形態2によるキャッシュメモリのバリッドビットのメモリセルの構成を
示す回路図である。基本的には図4(A)は図1(A)と、図4(B)は図7(A)と同
じような構成であるが、バリッドビットの無効化処理を行うための素子としてN型トラン
ジスタ214Aではなく、抵抗217を用いることを特徴とする。ここで、抵抗217の
抵抗値は、数百キロオームから数メガオームであるとよい。
によって電源がオフの時でも、0Vに固定される。そのため、電源がオンになっても、ノ
ード211Bの電位は0Vなので、バリッドビットのメモリセルは”0”を保持している
ことになる。これは、バリッドビットの無効化処理が行われた時と同じ状態となっている
。ここで、通常の書き込みを行い、メモリセルにデータ”1”を書き込むことや、データ
を保持することは、抵抗217の抵抗値が大きいため、可能である。抵抗217の抵抗値
が大きいことで、ここに流れる電流が最小限のものとなり、通常の動作には支障が出ない
ように調整する。
ットのメモリセルは図2に示した構成とすることができる。すなわち、N型トランジスタ
をワード線とグランド線の間に設け、N型トランジスタのゲートにインバリデート信号を
入力する配線を接続した構成にすることができる。
るインバーター回路213に供給する電源とそれ以外に供給する電源とする。前者を電源
1、後者を電源2とする。まず、電源2がオンになり、続いて電源1がオンになる。この
ようにすることで、キャッシュメモリの電源がオンになると、まず、電源2がオンになり
、インバリデート信号が入力される配線215が5Vになり、ワード線204が0Vにな
る。そして、電源1がオンになり、バリッドビットのインバーター回路213が動作する
。この時、バリッドビットのインバーター回路213においては、抵抗217の働きによ
り、ノード211Bの電位を0Vにするため、メモリセルが保持しているデータは”0”
となる。
トウェアで無効化処理を行うことも可能である。具体的には、CPUの命令セットに全て
のバリッドビットの無効化を行う命令を用意する。その命令をメインメモリのCPUが一
番初めにアクセスするアドレスに格納する。キャッシュメモリは、電源がオンになった直
後は待機状態となり、バリッドビットの無効化処理によって動作が開始する構成とする。
ここで、待機状態とは、キャッシュメモリの電源が2系統あり、そのうちのバリッドビッ
トのメモリセル内のインバーター回路の電源がオフの状態をいう。また、CPUは、電源
がオンになった直後、キャッシュが待機状態にあるので、初めからメインメモリにアクセ
スする構成とする。
アクセスをする。このとき、キャッシュメモリは待機状態である。CPUはメインメモリ
から、全てのバリッドビットを無効化する命令を読み込む。CPUは、読み込んだ命令を
解析し、応答をする。ここで、応答とはCPUがキャッシュメモリに対してバリッドビッ
トの無効化を行うこと、すなわち、バリッドビットのメモリセル内のインバーター回路の
電源をオンにする動作のことである。この動作に、上記で説明したメモリセルが有効であ
る。キャッシュメモリは、バリッドビットのメモリセル内のインバーター回路の電源がオ
ンになることで動作を開始し、バリッドビットの無効化処理が行われる。また、CPUは
、バリッドビットのメモリセル内のインバーター回路の電源がオンになったことでキャッ
シュメモリへのアクセスが開始する。
効化処理を同時に行うことが可能となる。そのため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間が短縮され、CPUは、待
機状態になることなく、キャッシュメモリにアクセスすることができる。また、抵抗21
7を用いることで、実施の形態1のようにN型トランジスタ214Aを設ける場合よりも
バリッドビットのメモリセルの面積が小さくて済む。
本実施の形態では、上記実施の形態1及び実施の形態2と異なる形態について図5を参照
して説明する。図5は、本発明の実施の形態3によるキャッシュメモリのバリッドビット
のメモリセルの構成を示す回路図である。基本的には図5(A)は図1(A)と、図5(
B)は図7(A)と同じような構成であるが、バリッドビットの無効化処理を行うための
素子としてN型トランジスタ214Aではなく、容量218を用いることを特徴とする。
ここで、容量218は、ノード211Bの配線容量と容量218の容量の合計が、ノード
211Aの配線容量と読み出し用のN型トランジスタ212までの配線容量の合計よりも
大きくなるようにし、両者のバランスを崩す必要がある。しかし、ノード211Bの配線
容量と容量218の容量の合計が大きすぎると通常の書き込み動作に支障があるため、キ
ャッシュメモリの動作速度やノード211Aの容量などによって決める必要がある。
1Bの電位は、インバーター回路213内の2つのインバーターの出力関係や、インバー
ターの出力の信号線の配線容量で決定するが、容量218を追加することでノード211
Bが5Vに持ち上げられにくくなる。そのため、電源がオンした直後のノード211Bの
電位は0Vとなる。すなわち、バリッドビットのメモリセルが”0”を保持していること
になる。但し、インバーターの出力に大きな差が生じないよう調整が必要である。
様にバリッドビットのメモリセルは図2に示した構成とすることができる。すなわち、N
型トランジスタのゲートにインバリデート信号を入力する配線を接続した構成にすること
ができる。
バリッドビットのデータを保持するインバーター回路213に供給する電源とそれ以外に
供給する電源とする。前者を電源1、後者を電源2とする。キャッシュメモリに電源が供
給されると、まず、電源2がオンになり、インバリデート信号が入力される配線215が
5Vになり、ワード線204が0Vになる。そのあとで、電源1がオンになり、バリッド
ビットのメモリセルのインバーター回路213が動作する。この時、バリッドビットのイ
ンバーター回路213においては、容量218の働きにより、ノード211Bの電位は5
Vになりにくくなっているため、メモリセルはデータ”0”を保持することになる。
トウェアで無効化処理を行うことも可能である。具体的には、CPUの命令セットに全て
のバリッドビットの無効化を行う命令を用意する。その命令をメインメモリのCPUが一
番初めにアクセスするアドレスに格納する。キャッシュメモリは、電源がオンになった直
後は待機状態となり、バリッドビットの無効化処理によって動作が開始する構成とする。
ここで、待機状態とは、キャッシュメモリの電源が2系統あり、そのうちのバリッドビッ
トのメモリセル内のインバーター回路の電源がオフの状態をいう。また、CPUは、電源
がオンになった直後、キャッシュが待機状態にあるので、初めからメインメモリにアクセ
スする構成とする。
アクセスをする。このとき、キャッシュメモリは待機状態である。CPUはメインメモリ
から、全てのバリッドビットを無効化する命令を読み込む。CPUは、読み込んだ命令を
解析し、応答をする。ここで、応答とは、CPUがキャッシュメモリに対してバリッドビ
ットの無効化を行うこと、すなわち、バリッドビットのメモリセル内のインバーター回路
の電源をオンにする動作のことである。この動作に、上記で説明したメモリセルが有効で
ある。キャッシュメモリは、バリッドビットのメモリセル内のインバーター回路の電源が
オンになることで動作を開始し、バリッドビットの無効化処理が行われる。また、CPU
は、バリッドビットのメモリセル内のインバーター回路の電源がオンになったことでキャ
ッシュメモリへのアクセスが開始する。
効化処理を同時に行うことが可能となる。そのため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間が短縮され、CPUは、待
機状態になることなく、キャッシュメモリにアクセスをすることができる。
本実施の形態では、本発明のメモリセルの上面図及びその断面図の構成例について図8及
び図9を用いて説明する。なお、本実施の形態ではトランジスタに薄膜トランジスタ(T
FT)を用いる。
き込み時のデータ線201、書き込み時のデータ線202、読み出し時のデータ線203
、書き込み時のワード線204、電源線205、グランド線206、読み出し時のワード
線207、N型トランジスタ208、N型トランジスタ209、N型トランジスタ210
、N型トランジスタ212、ノード211A及びノード211B、インバーター回路21
3を有する。そしてN型トランジスタ208とN型トランジスタ209また、N型トラン
ジスタ210とN型トランジスタ212は同一の半導体層からなる。また、インバーター
回路213が有するN型トランジスタとP型トランジスタは同一の半導体層からなる。N
型トランジスタ210、N型トランジスタ212はチャネル幅が広くなるように設けられ
ている。読み出し時のデータ線203は容量が大きく、これを既定の動作速度で0Vに落
とすためには、チャネル幅の広いトランジスタを設けるとよい。またインバーター回路2
13内のP型トランジスタは、N型トランジスタよりもチャネル幅が広くなるように設け
られている。これはP型トランジスタの出力電流を増やすためである。
め、半導体層の丸みを帯びた角部には凸部(外側の辺)と凹部(内側の辺)が設けられる
。凸部が丸みを帯びることで、プラズマによるドライエッチング時の異常放電による微粉
の発生を抑えることができる。また凹部が丸みを帯びることで、洗浄により、角部に堆積
した微粉を除去することができる。その結果、歩留まりの飛躍的な向上が可能である。
210、N型トランジスタ212が直列に設けられており、一方のゲート電極はグランド
線206となり、他方のゲート電極は読み出し時のワード線207となる。インバーター
回路213内のN型トランジスタと、P型トランジスタのゲート電極は接続されるため、
同一ゲート電極となる。
グされている。そのため、ゲート電極及びゲート配線の丸みを帯びた角部には凸部(外側
の辺)と凹部(内側の辺)が設けられる。凸部が丸みを帯びることで、プラズマによるド
ライエッチング時の異常放電による微粉の発生を抑えることができる。また凹部が丸みを
帯びることで、洗浄により、角部に堆積した微粉を除去することができる。その結果、歩
留まりの飛躍的な向上が可能である。
ト配線の線幅より広く設けられている。これは、配線の線幅を広く設けることで抵抗を小
さくし、電圧降下を抑えることができる。配線と、半導体層又はゲート配線等を接続する
ため、これらの間に設けられる絶縁層にコンタクトホール(図8において丸で示した箇所
)が設けられている。コンタクトホールの数を増やすこと又はその面積を広くすることに
より、接触不良を低減することができる。
め、配線の丸みを帯びた角部には凸部(外側の辺)と凹部(内側の辺)が設けられる。凸
部が丸みを帯びることで、プラズマによるドライエッチング時の異常放電による微粉の発
生を抑えることができる。また凹部が丸みを帯びることで、洗浄により、角部に堆積した
微粉を除去することができる。その結果、歩留まりの飛躍的な向上が可能である。
明する。
スチック基板等である。また、これらの基板はその裏面を研磨すること等により、薄くす
ることができる。さらには、金属等の導電性基板やシリコン等の半導体性基板上に、絶縁
性を有する材料により下地層を形成し、表面に絶縁性を付した基板を用いてもよい。また
、プラスチック基板のような撓う基板を用いることにより、軽量で薄型の撓う半導体装置
を作製することができる。
または酸化窒化珪素等の絶縁性を有する材料を用い、単層構造または積層構造で形成する
ことができる。本実施の形態では、下地層802として2層構造を用いる。下地層802
の第一層として、膜厚10nm以上200nm以下(好ましくは50nm以上100nm
以下)の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマCVD法により、
SiH4、NH3、N2O及びH2を反応ガスとして用いることができる。次に下地層8
02の第ニ層として、膜厚50nm以上200nm以下(好ましくは100nm以上15
0nm以下)の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマCVDによ
り、SiH4及びN2O等を反応ガスとして用いることができる。
ることができる。半導体層は、非晶質でもよいし、結晶でもよいし、微結晶でもよい。単
結晶又は多結晶のように結晶性を有する半導体層を用いれば、トランジスタの移動度を高
めることができるため、好ましい。
を用いる。加熱処理には、レーザ照射、加熱炉、ランプ照射等が挙げられ、これらのいず
れか一又は複数を用いることができる。
ーザ)を用いることができる。レーザビーム(レーザ光を含む。以下、同じ。)としては
、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4
レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンド
ライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうちの一種
または複数種から発振されるものを用いることができる。このようなレーザビームの基本
波と、当該基本波の第2高調波から第4高調波といった高調波のレーザビームのいずれか
を照射することで、粒径の大きな結晶を有するシリコン層を得ることができる。高調波に
は、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高
調波(355nm)を用いることができる。レーザ照射におけるエネルギー密度は0.0
1〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そ
して、走査速度は10〜2000cm/sec程度に制御する。
ーザと高調波のパルスレーザとを照射するようにしてもよい。複数のレーザ光を照射する
ことにより、広範囲のエネルギー領域を補うことができる。
るまでに、次のパルスのレーザビームを照射できるようなくり返し周波数で発振されるレ
ーザビームを用いることもできる。このような周波数でレーザを発振させることで、走査
方向に向かって連続的に成長した結晶粒を有するシリコン層を得ることができる。このよ
うなレーザのくり返し周波数は10MHz以上であり、通常用いられている数十Hz〜数
百Hzの周波数帯よりも著しく高い。
0時間加熱する。このとき、徐々に高温となるように温度を400〜550℃の範囲で多
段階に設定するとよい。最初の400℃程度の低温加熱工程により、非晶質シリコン層に
含まれる水素等が出てくるため、結晶化の際に層表面が荒れるのを低減することができる
。
i)を添加する。非晶質シリコン層上にニッケルを含む溶液を塗布し、加熱処理を行うこ
とで、加熱温度を低減することができ、さらに、結晶粒界の連続した多結晶シリコン層を
得ることができる。ここで結晶化を促進するための金属としてはニッケル(Ni)の他に
、鉄(Fe)、ルチニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウ
ム(Os)、イリジウム(Ir)、白金(Pt)、銅(Cu)等を用いることもできる。
を除去するゲッタリング工程を行うことが望ましい。ゲッタリング工程では、非晶質シリ
コン層を結晶化した後、シリコン層上にゲッタリングシンクとなる層を形成し、加熱する
ことで金属をゲッタリングシンクへ移動させる。ゲッタリングシンクには、多結晶半導体
層や不純物が添加された半導体層を用いることができる。例えば、シリコン層上にアルゴ
ン等の不活性元素が添加された多結晶シリコン層を形成し、これをゲッタリングシンクと
して用いることができる。ゲッタリングシンクに不活性元素を添加することによってひず
みを生じさせ、より効率的に金属を捕獲することができる。また新たにゲッタリングシン
クを形成することなく、トランジスタの半導体層の一部にリン等の元素を添加することに
よって、金属を捕獲することもできる。
。加工には、フォトリソグラフィ法によって形成されたマスクを用いたエッチングを用い
る。エッチングには、ウェットエッチング法又はドライエッチング法を適用することがで
きる。
地層802と同様の材料、方法により形成することができる。
する導電層を形成する。導電層はアルミニウム(Al)、チタン(Ti)、モリブデン(
Mo)、タンタル(Ta)、タングステン(W)もしくはシリコン(Si)により形成さ
れた膜又はこれらの元素を有する合金膜を用いることができる。導電層は、単層構造又は
積層構造とすることができ、積層構造としては窒化タンタルとタングステンの積層構造を
用いることができる。導電層を所定の形状に加工し、積層構造を有するゲート電極806
、ゲート配線813を形成することができる。加工は、フォトリソグラフィ法によって形
成されたマスクを用いて、エッチングにより行う。エッチングには、ウェットエッチング
法又はドライエッチング法を適用することができる。
層807は、下地層802と同様の材料、方法により形成することができる。またサイド
ウォールの端部をテーパ形状にするためには、等方性エッチングを用いればよい。
元素にはリン(P)を用い、P型トランジスタとする場合、不純物元素にはボロン(B)
を用いるとよい。これにより、半導体層803に不純物領域が形成される。不純物領域に
は、高濃度不純物領域808、810、及び絶縁層807の下方の低濃度不純物領域81
1が形成される。この低濃度不純物領域811により、ゲート長が狭くなるにつれて生じ
る短チャネル効果を防止することができる。短チャネル効果はN型トランジスタに顕著で
あるため、サイドウォールとして機能する絶縁層は少なくともN型トランジスタのゲート
電極側面に設けるとよい。図9ではN型トランジスタにのみ低濃度不純物領域を形成して
いる。これは、P型トランジスタにのみ不純物領域を形成してからサイドウォールを形成
し、その後、N型トランジスタに不純物領域を形成することによる。また、ゲート配線に
も、同様にサイドウォールを形成してもかまわない。
善を図ることができる。加熱処理には、結晶化と同様の方法を用いることができる。
15及び絶縁層816を形成する。層間膜は、単層構造又は積層構造とすることができ、
本実施の形態では積層構造とした。層間膜には、無機材料又は有機材料を用いることがで
きる。無機材料は、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。有機材
料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロ
ブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリ
コン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも
水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、
フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フル
オロ基とを用いてもよい。ポリシラザンは、シリコン(Si)と窒素(N)の結合を有す
るポリマー材料を原料として形成される。無機材料を用いると不純物元素の侵入を防止す
ることができ、有機材料を用いると平坦性を高めることができる。そのため、本実施の形
態では、絶縁層815に無機材料を用い、絶縁層816に有機材料を用いる。
コンタクトホールを形成し、コンタクトホールを充填するように配線層818を形成する
。配線層818は、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タン
タル(Ta)、タングステン(W)もしくはシリコン(Si)により形成された膜又はこ
れらの元素を有する合金膜を用いることができる。配線層818は、単層構造又は積層構
造を用いることができ、例えば第1層にタングステン、窒化タングステン等を用い、第2
層にアルミニウムとシリコンの合金(Al−Si)やアルミニウムとチタンの合金(Al
−Ti)を用い、第3層に窒化チタン膜、チタン膜等を順次積層した構造を適用すること
ができる。配線層818の加工には、フォトリソグラフィ法により形成されたマスクを用
いた、エッチングを行えばよい。エッチングには、ウェットエッチング法又はドライエッ
チング法を適用することができる。配線層818は、半導体層803では不純物領域に接
続している。この配線層がソース電極またはドレイン電極として機能する。
る。なお、P型トランジスタ820は、インバーター回路213を構成する一のトランジ
スタに、N型トランジスタ821は、N型トランジスタ212に相当する。
形成することで作製することができる。勿論本発明のメモリセルはこれに限定されるもの
ではなく、シリコンウェハを用いたトランジスタによっても形成することができる。但し
、ガラス基板やプラスチック基板等を用いることで、メモリセルを低コストで作製するこ
とができる。さらにはこれを有する様々な装置を提供することができる。
本発明を適用したSRAMは、CPU(Central Processing Uni
t:中央処理装置)に搭載することができる。本実施の形態では、本発明のSRAMを搭
載したCPUの構成について説明する。CPUの簡単な構成を図10に示す。
ブロックとしてI$902、データユニットブロックとしてDU903、算術論理演算装
置(Arithmetic Logic Unit)ブロックとしてALU904、プロ
グラムカウンターブロックとしてPC905、入出力(InOut)ブロックとしてIO
906を有する。
ータに高速でアクセスできるようにする機能を有する。I$902は最近アクセスされた
アドレスの命令を一時的に保持し、そのアドレスの命令に高速でアクセスできるようにす
る。DU903はロード命令又はストア命令が実行された時、D$901にアクセスする
か、IO906にアクセスするかを決定する。ALU904は算術論理演算回路であり、
四則演算、比較演算、論理演算などを行う。PC905は、現在実行中の命令のアドレス
を保持し、その実行終了後に次の命令をフェッチする。また、次の命令をフェッチする時
にI$902にアクセスするか、IO906にアクセスするかを決定する。IO906は
DU、PCからのアクセスを受け外部とデータの送受信を行う。以下にそれぞれの関係を
説明する。
該当するアドレスの命令がない場合にIO906にアクセスする。これによって得られた
命令はI$902に格納すると共に実行を行う。実行すべき命令が算術論理演算の場合は
ALU904が演算を行う。実行すべき命令がロード命令又はストア命令の場合は、DU
903が演算を行う。この際、DU903はまずD$901にアクセスし、該当するアド
レスのデータがD$901にない場合にIO906にアクセスする。
LU904の内部に存在するGPR(General Purpose Registe
r)に適用することができる。本発明を適用したSRAMを用いることで、処理速度を高
速化したCPUを提供することができる。
本発明のSRAMを実装しうる半導体装置として、ビデオカメラ、デジタルカメラ、ゴー
グル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再
生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲ
ーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子
書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD:Digital Ver
satile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを備
えた装置)などが挙げられる。それら半導体装置の具体例を図11に示す。
sistant)であり、本体2001、表示部2002、操作キー2003、モデム2
004等を有し、本体2001が有するメモリ素子として本発明のSRAMが設けられて
いる。本発明のSRAMにより、携帯情報端末の処理速度の高速化を図ることができる。
、音声出力部2104、操作キー2105、外部接続ポート2106、アンテナ2107
等を有し、本体2101が有するメモリ素子として本発明のSRAMが設けられている。
本発明のSRAMにより、携帯電話機の処理速度の高速化を図ることができる。
を有し、本体2201が有するメモリ素子として本発明のSRAMが設けられている。本
発明のSRAMにより、電子カードの処理速度の高速化を図ることができる。なお、図1
1(C)では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非
接触型の機能を併せ持った電子カードにも、本発明のSRAMを用いることができる。
を有し、本体2301が有するメモリ素子として本発明のSRAMが設けられている。ま
た電子ブックには、モデムが本体2301に内蔵されていてもよい。本発明のSRAMに
より、電子ブックの処理速度の高速化を図ることができる。
3、タッチパッド2404、外部接続ポート2405、電源プラグ2406等を有し、本
体2401が有するメモリ素子として本発明のSRAMが設けられている。本発明のSR
AMにより、コンピュータの処理速度の高速化を図ることができる。
装置に用いることが可能である。なお、本実施の形態の半導体装置は、実施の形態に示し
たいずれの構成及びその作製方法とも組み合わせて実施することができる。
202 データ線
203 データ線
204 ワード線
205 電源線
206 グランド線
207 ワード線
208 N型トランジスタ
209 N型トランジスタ
210 N型トランジスタ
211 ノード
212 N型トランジスタ
213 インバーター回路
215 配線
216 N型トランジスタ
217 抵抗
218 容量
300 要求信号
301 インバリデート信号
302 キャッシュアクセス信号
303 カウンタ信号
400 イベントタイミング
401 イベントタイミング
801 絶縁性基板
802 下地層
803 半導体層
804 ゲート絶縁層
806 ゲート電極
807 絶縁層
808 高濃度不純物領域
811 低濃度不純物領域
813 ゲート配線
815 絶縁層
816 絶縁層
818 配線層
820 P型トランジスタ
821 N型トランジスタ
901 D$
902 I$
903 DU
904 ALU
905 PC
906 IO
2001 本体
2002 表示部
2003 操作キー
2004 モデム
2101 本体
2102 表示部
2103 音声入力部
2104 音声出力部
2105 操作キー
2106 外部接続ポート
2107 アンテナ
211A ノード
211B ノード
214A N型トランジスタ
214B P型トランジスタ
215A 配線
215B 配線
2201 本体
2202 表示部
2203 接続端子
2301 本体
2302 表示部
2303 操作キー
2401 本体
2402 表示部
2403 キーボード
2404 タッチパッド
2405 外部接続ポート
2406 電源プラグ
Claims (3)
- 複数のメモリセルを有し、
前記複数のメモリセルは、それぞれバリッドビットを記憶することができる機能を有し、
前記複数のメモリセルは、電源投入後の初期状態で、無効のデータが設定される機能を有し、
前記メモリセルは、第1のインバータと、第2のインバータと、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
前記第1のインバータの入力端子は、前記第2のインバータの出力端子と電気的に接続され、
前記第1のインバータの出力端子は、前記第2のインバータの入力端子と電気的に接続され、
前記第1のインバータは、第1の配線と電気的に接続され、且つ第2の配線と電気的に接続され、
前記第2のインバータは、前記第1の配線と電気的に接続され、且つ前記第2の配線と電気的に接続され、
前記第1のトランジスタは、前記第1のインバータの入力端子と電気的に接続され、
前記第1のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第2のトランジスタは、前記第2のインバータの入力端子と電気的に接続され、
前記第2のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第3のトランジスタは、前記第1のインバータの出力端子又は前記第2のインバータの出力端子と電気的に接続され、且つ前記第1の配線又は前記第2の配線と電気的に接続されることを特徴とする半導体装置。 - 請求項1において、
前記第1の配線及び前記第2の配線は、電源線またはグランド線であることを特徴とする半導体装置。 - 請求項2において、
第4のトランジスタを有し、
前記第4のトランジスタは、前記グランド線と電気的に接続され、且つ前記第3の配線と電気的に接続されることを特徴とする半導体装置。
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