JPH0485795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
め要約のデータは記録されません。
Description
を有する内容にアドレス可能なメモリ(Content
Addressable Memory)のメモリセ
ル(以下、CAMセルと呼ぶ)に関するものである。
ッドステイト サーキット 5c−7巻366頁(IE
EE Journal of 5olid−State
C1rcit。
1980号に開示されている従来のCAMセルの回路図
である。
ネルMO3)ランジスタ1〜5からなる。
接続され、トランジスタ2は反転ビット線7と反転記憶
ノード21との間に接続され、これらのトランジスタ1
2のそれぞれのゲートはともにワード線8に接続されて
いる。トランジスタ3はビット線6と制御端子9との間
に接続され、トランジスタ4は反転ビット線7と制御端
子9との間に接続されている。トランジスタ3のゲート
は記憶ノード20に接続され、トランジスタ4のゲート
は反転記憶ノード21に接続されている。
に接続され、このトランジスタ5のゲートも一致線lO
に接続されている。
、読出し動作およびリフレッシュ動作を順に説明する。
はその近傍の電位を示し、「Ljとはグランド電位Vs
sあるいはその近傍の電位を示す。但し、Vcc>Vs
sである。また、ビット線対6.7のデータが°゛0”
であるとは、ビット線6の電位が「L」でありかつ反転
ビット線7の電位「H」であることと等しく、ビット線
体6.7のデータが11 ’であるとは、ピント線6の
電位がrH,であり、かつ反転ビット線7の電位が「L
」であることと等しい。
込むべきデータがビット線対6.7に与えられ、一定時
間の後、ワード線8の電位が「L」にされる。
ビット線6にrH,が与えられ、かつ反転ビット線7に
「L」が与えられる。この場合、ワード線8からrH,
のゲート入力を受けてオン状態となるトランジスタ1を
介して、ビット線6の電位r HJがトランジスタ3の
ゲート容量に与えられる。また、同様に、ワード線8か
らrH。
介して、反転ビット線7の電位「L」がトランジスタ4
のゲート容量に与えられる。一定時間の後、ワード線8
から「L」のゲート入力を受けて、トランジスタ1およ
び2がオフする。
ち記憶ノード20の電位はVcc−Vthに保たれ、ト
ランジスタ4のゲート電位すなわち反転記憶ノード21
の電位はVssに保たれる。
ある。
されてフローティング状態にされた後、検索データがビ
ット線対6.7に与えられる。記憶データと検索データ
とが不一致の場合には、−致線10が「L」にディスチ
ャージされる。一方、記憶データと検索データとが一致
する場合には、一致線工0はディスチャージされずにr
H,に保たれる。
ジスタ3のゲート容量にrH,が蓄えられ、かつトラン
ジスタ4のゲート容量に「L」が蓄えられているものと
する。この場合、トランジスタ3がオン状態、トランジ
スタ4がオフ状態になる。検索データとして“1”が与
えられて、ビット線6の電位がrH,となりかつ反転ビ
ット線7の電位が「L」となると、制御端子9の電位は
rH,となる。そのため、一致線lOはディスチャージ
されずにrH,に保たれる(一致)。
して“0”が与えられて、ビット線6の電位が「L」と
なりかつ反転ビット線7の電位がrH,となるとする。
スタ4はオフ状態にあるので、制御端子9の電位は「L
」となる。そのため、一致線lOのトランジスタ5.3
およびビット線6により構成される放電経路を介してデ
ィスチャージされる(不一致)。
1″ならば制御端子9の電位が「L」となる、そのため
、一致線10はトランジスタ5゜4および反転ビット線
7からなる放電経路を介してディスチャージされる(不
一致)。もし、検索データが“0”ならば、制御端子9
の電位はrH。
にrH,に保たれる(一致)。
が与えられると、記憶データの値に関係なく制御端子9
の電位は「H」となる。この状態は、当該ビット線にお
いて一致検索動作が行われない状態、すなわちマスクさ
れた状態であることを意味する。
検索データとが不一致のとき一致線IOがディスチャー
ジされる一方、それらが一致したときまたはマスクされ
たとき一致線はディスチャージされずに「H」に保たれ
る。
ット線7が「L」にディスチャージされ、さらにビット
線6および反転ビット線7がフローティング状態にされ
た後、一致線10の電位が「H」にされる。
場合、トランジスタ3がオン状態になるので、一致1s
10の電位がrH」にされるとトランジスタ5,3を通
じてピント線6の電位が上昇し、これにより記憶データ
“1”が読出される。
線10の電位がrH,にされるとトランジスタ5,4を
通じて反転ビット線7の電位が上昇し、これにより記憶
データ“′0パが読出される。
はトランジスタ3.4のゲート容量に電荷として保存さ
れている。したがって、この電荷がリークすることによ
って記憶データが破壊されるおそれがある。そのため、
所定時間ごとにリフレッシュ動作を行う必要がある。
線6および反転ビット線7に読出されたデータが増幅さ
れ、引き続いて上記の書込み動作が行われる。
7がrLJにディスチャージされ、ビット線6および反
転ビット線7が「L」のフローティング状態にされた後
、一致線10の電位がrH。
7に記憶データが読出される。続いて、その読出された
データが増幅される。ワード線8の電位をrH,にする
ことによりトランジスタ3゜4のゲート容量に増幅した
データが書込まれ、定の時間の後、ワード線8の電位が
「L」にされる。
図に示すようにワードが構成される。ここで、ワードと
は共通のワード線および共通の一致線に接続された複数
のCAMセルからなるブロックのことをいう。
図において、4本のビット線6a〜6d、4本の反転ビ
ット線7a〜7d、ワード線8、−致線10.4個のC
AMセルIla〜lld、ワード線ドライバ12、一致
線ドライバ13および一致線センスアンブ14が設けら
れている。
はすべてワード単位で行われる。また、上述の一致検索
動作は複数のワードあるいは後述するアレイ単位で行わ
れるが、一致および不一致の判定はワード単位で行われ
る。すなわち、上述の各動作では、ワード線ドライバ1
2によって、ワード線8のrH,への駆動および「L」
への駆動が制御され、一致線ドライバ13によって一致
線10のr H、への駆動および「L」への駆動ならび
にフローティング状態が制御される。また、一致線セン
スアンプ14によって一致検索動作特に一致線10に出
力された電圧が検知され、一致および不一致の判定動作
が行われる。
および部分書込み動作の特徴を説明する。
CAMセルの各動作と同様である。
おいて、上述した一致検索動作が同時に行われる。その
一致検索動作の結果、“一致”を示したCAMセルある
いはマスクされたCAMセルは一致線10をディスチャ
ージしないが、“不一致”を示したCAMセルは一致線
10をディスチャージする。
も“不一致”を示すと、そのワードに対応する一致線1
0はディスチャージされる。そのため、その一致線10
の電位が一致線センスアンブ14により検知されると、
そのワードにおける“不一致”が検出される。
Mセルがすべて“一致”を示すと、そのワードに対応す
る一致線10の電位はrH,を保つ。その一致線工0の
電位が一致線センスアンブ14により検知されると、そ
のワード線における“一致”が検出される。
上述したリフレッシュ動作が同時に行われる。すなわち
、4個のCAMセルlla〜11dに共通の一致線10
、ビット線6a〜6dおよび反転ビット線7a〜7dが
「L」にディスチャージされ、ビット線6a〜6dおよ
び反転ビット線7a〜7dがフローティング状態とされ
た後、一致線10の電位がrH,にされる。それにより
、ビット線6a〜6dおよび反転ビット線7a〜7dに
CAMセルlla〜Ild内の記憶データがそれぞれ読
出される。続いて、その読出されたデータが増幅される
。4個のCAMセルに共通のワード線8の電位が「H」
にされると、4個のCAMセルlla〜lidにそれぞ
れ増幅されたデータが書込まれる。一定時間の後、ワー
ド線8の電位がr L Jにされることにより、ワード
線単位のリフレッシュ動作が完了する。
意に指定されたCAMセルには新たなデータの書込み動
作が行われ、残りのCAMセルは前の記憶データを保持
し続ける動作である。
よびIlcのみに新たなデータが書込まれるものとする
。まず、4個のCAMセルlla〜lidに共通の一致
[10、ビット線6a〜6dおよび反転ット線7a〜7
dが「L」にディスチャージされ、さらにビット線6a
〜6dおよび反転ビット線7a〜7dが「L」のフロー
ティング状態とされた後、一致線10の電位がrH,に
される。これにより、それぞれのCAMセル11a〜l
idの記憶データがビット線6a〜6dおよび反転ビッ
ト線7a〜7dに読出され、続いて、その読出されたデ
ータが増幅される。
cに書込むべきデータが与えられる。この状態で、ビッ
ト線6a、6cおよび反転ビット線7a、7cにはCA
MセルIla、llcに書込むべき新たなデータが与え
られており、ビット線6b、6dおよび反転ビット線7
b、7dにはCAMセルllb、11(lにより記憶さ
れているデータが増幅されて与えられている。次に、4
個のCAMセルに共通のワード線8の電位が「H」にさ
れると、4個のCAMセルの各々に、対応するビット線
および反転ビット線に与えられているデータが書込まれ
る。一定時間の後、ワード線8の電位が「L」にされる
と、部分書込動作が完了する。
1a、11cには新たなデータが書込まれ、CAMセル
llb、lidにおいてはその記憶データがリフレッシ
ュされる。
ワードが並んでアレイを構成する。第5図においては、
4個のワード15A〜15Dが1つのアレイを構成して
いる。ワード15Aは、4個のCAMセルlla 〜l
id、ワード線8、一致線10、ワード線ドライバ12
、一致線ドライバ13、および一致線センスアンブ14
からなり、ワード15B、ワード15Cおよびワード1
5Dも同様に構成されている。
、上述の書込み動作、読出し動作、リフレッシュ動作、
および、部分書込み動作は、ワードごとに逐次行われる
のが通常であるが、システムのアプリケーションによっ
ては、書込み動作および部分書込み動作を複数のワード
に対して同時に実行する方が効率的な場合が多い。
、上述した書込み動作において所望のワード線すべてr
H,にすることによって実行可能であるが、複数ワード
に対する同時部分書込みは、CAMセルデータの読出し
段階で複数のワードのデータがビット線および反転ビッ
ト線上で衝突するため実行できない。
ソリッドステイト サーキット 5c24巻、 10
17頁(I[iEE Journal of 5oli
d−5tate C1rcuit、シo1.5c−24
.p、1017)に開示されている複数ワードに対する
同時部分書込み可能な従来のCAMセルである。
ルMOSトランジスタ1〜4,32〜36、および2個
の抵抗30,3!からなる。トランジスタ32.33と
抵抗30.31はフリップフロップを形成している。フ
リップフロップの記憶ノード20および反転記憶ノード
21は、それぞれ直列接続されたトランジスタ1,35
および2.36を介してビット線6および反転ビット線
7に接続され、トランジスタ1.2のゲートはワード線
8に、トランジスタ35.36のゲートは、ビット線お
よび反転ビット線と対になった部分書込み制御線37に
それぞれ接続されている。また、トランジスタ3は反転
検索データ線41と制御端子9との間に、トランジスタ
4は検索データ線40と制御端子9との間に接続され、
トランジスタ3のゲートは記憶ノード20に、トランジ
スタ4のゲートは反転記憶ノード21にそれぞれ接続さ
れている。トランジスタ34は一致線10とグランドの
間に接続され、そのゲートは制御端子9に接続されてい
る。
を構成している場合の、書込みおよび部分書込み動作、
一致検索動作、読出し動作を順に説明する。なお、第6
図のCAMセルはスタティック型フリップフロップで構
成されているのでリフレッシュ動作は必要ない。
ビット線7に与え、ワード[8、部分書込み制御線37
をrH,にして記憶ノードを書込みデータに一致する状
態に設定した後、ワード線をr’ L Jにする0部分
書込みは、上述の書込み動作を行う際に書込みを禁止し
たいビットに対応した部分書込み制御線37をrL」に
設定しておくことによって実行される。第6図のCAM
セルでは、部分書込み時にデータを一端読出す必要がな
いので、複数のワードに対する同時書込みおよび同時部
分書込みは、上述の動作において所望のワード線をすべ
てrH,にすることによって可能である。
ジされてフローティング状態にされた後、検索データが
検索データ線402反転検索データ19!41に与えら
れる。記憶データと検索データが不一致の場合には、制
御端子9が「H」になってトランジスタ34がオン状態
になり、一致線10がディスチャージされる。一方、記
憶データと検索データが一致している場合には、制御端
子9はrl、Jになってトランジスタ34はオフ状態に
なり、一致線10は「H」を保つ、また、検索データ線
40および反転検索データ線41をともに「L」にする
と、記憶データに係わらず制御端子9は「L」になって
一致線10はrH,を保つので一致検索のマスクも可能
である。
をr)(Jにして記憶データをビット線6および反転ビ
ット線7に出力し、これを増幅する。
対する同時部分書込みが可能であるが、第6図のCAM
セルは第3図のCAMセルに比べて構成素子数が多いた
め高集積化しにくいという問題がある。
CAMセルと同様に、ワード線によって制御されるトラ
ンジスタと直列に、部分書込み制御線によって制御され
るトランジスタを接続したCAMセルである。
込み線37によって制御され、ワード線によって制御さ
れるトランジスタ1および2とそれぞれ直列に接続され
ている。他の部分については第3図のCAMセルと同じ
である。このような構成にすると、第6図のCAMセル
の場合と同様に複数のワードに対する同時部分書込みが
可能になるが、次に説明するようにワード線と部分書込
み制御線のタイミングによってデータが破壊されるとい
う問題が生じる。
路であり、24は記憶ノード20の蓄積容量、25はノ
ード22の浮遊容量である。以下、第8図の等価回路と
第9図のタイミング図を用いてデータ破壊の問題につい
て説明する。
およびビット線6をrH,にしてトランジスタ1,35
をオン状態にした後、時刻10においてワード線8を「
L」にしてトランジスタ1をオフ状態にする。このとき
、記憶ノード20にはr)(Jが書込まれ、その電位を
VHOとする。
ード22はトランジスタ35を介してディスチャージさ
れ、電位はOになる。時刻t2において部分書込み制御
線37が「L」になってトランジスタ35がオフ状態に
した後、時刻t3においてワード線8がr)(Jになる
と、トランジスタlがオン状態になり、記憶ノード20
に蓄積されている電荷の一部がノード22に転送され、
蓄積ノード20およびノード22の電位はVHIになる
。いま、記憶ノード20の蓄積容置24をCs、ノード
22の浮遊容量25をCrにすると、となる。
線37とワード線8が交互にrH,となることを繰り返
すと、上述したような浮遊容量25によるチャージポン
プ作用によって記憶ノード20の電位が下がり、最終的
にデータが破壊される。
なされたもので、複数のワードに対する同時部分書込み
が可能で、しかも、構成素子数が少ない半導体記憶装置
を提供することを目的とする。
ある第1および第2の制御信号線に接続されたメモリセ
ルを含む半導体記憶装置であって、メモリセルは、情報
を記憶する記憶ノード、第1および第2のスイッチ手段
を備えたものであり、第1のスイッチ手段はビット線と
記憶ノードとの間に接続され、第2のスイッチ手段は第
1のスイッチ手段の制御端子とワード線との間に接続さ
れ、これらは第1および第2の制御信号線により制御さ
れ、第1の制御信号線が活性状態、第2の制御信号線が
非活性状態であれば、第2のスイッチ手段が導通状態に
なり第1のスイッチ手段はワード線によって制御され、
かつ、第1の制御信号線が非活性状態、第2の制御信号
線が活性状態であれば、第1および第2のスイッチ手段
はともに非導通となるように制御されるよう構成したも
のである。
込み時に、第1の制御信号線が活性状態で、第2の制御
信号線が非活性状態であれば、第2のスイッチ手段が導
通状態になる。そのため、第1のスイッチ手段はワード
線によって制御されて、ワード線が活性状態になれば第
1のスイッチ手段が導通状態になってビット線の情報が
記憶ノ−ドに書込まれる。一方、情報の書込み時に、第
1の制御信号線が非活性状態で、第2の制御信号線が活
性状態であれば、第1および第2のスイッチ手段はとも
に非導通になり、ワード線およびビット線の状態に係わ
らず記憶ノードへの書込みが禁止される。
。
置を示す回路図である。第1のCAMセルは、7個のn
チャネルMOSトランジスタ1〜5.50.51からな
る。トランジスタ1はビット線6と記憶ノード20との
間に接続され、トランジスタ2は反転ビット線7と反転
記憶ノード21との間に接続されている。トランジスタ
50はワード線8とトランジスタ1および2のゲートと
の間に接続され、その導通状態は部分書込み制御線37
によって制御される。トランジスタ51は部分書込み制
?fll* (第1の制御信号線)37とトランジスタ
1および2のゲートとの間に接続され、その導通状態は
反転部分書込み制御線(第2の制御信号線)38によっ
て制御される。他の部分については第3図のCAMセル
と同じである。
38が「L」のとき、トランジスタ50はオン、トラン
ジスタ51はオフであり、トランジスタ1および2のゲ
ートはトランジスタ50を介してワード線8に接続され
るので、その動作は第3図のCAMセルと等価である。
制御線38がrl(Jのとき、トランジスタ50はオフ
、トランジスタ51はオンであり、トランジスタ1およ
び2のゲートはトランジスタ51を介して部分書込み制
御線37に接続されるので「L」となり、ワード線8の
状態に係わらずトランジスタlおよび2はオフ状態とな
る。
ットに対応する部分書込み制御線37を「L」、反転部
分書込み制御線38をrH,にし、その以外のときは、
部分書込み制御線37をrH,、反転部分書込み制御線
38を「L」にすれば、第3図OCA、 Mセルと同等
の機能に加えて、少ない素子数で複数ワードに対する同
時書込みが可能になる。
記憶装置の回路図である。本実施例では、トランジスタ
50のゲートを並列接続されたトランジスタ52.53
を介して部分書込み制御線37に接続し、トランジスタ
52のゲートを部分書込み制御線37に、トランジスタ
53のゲートを反転部分書込み制御線38に接続してい
る。
込む場合、部分書込み制御線37.ワード線8およびビ
ット線6のrH」のレベルが電源電圧Vccに等しいと
すると、トランジスタ12のゲート電圧はVcc−Vt
h (Vthはトランジスタのしきい値電圧)になり、
記憶ノード20にはVcc−2Vthの電圧しか書込ま
れない。
cにすると、ダイオード接続されたトランジスタ52を
介してトランジスタ50のゲート(ノード60)はVc
c−Vthに充電される。この後、ワード線8をVcc
に昇圧すると、トランジスタ50のゲート容量によるセ
ルフブースト効果によってノード60はVcc以上に昇
圧され、トランジスタ1,2のゲート電圧はワード線8
の電圧に等しくなる。従って、記憶ノード20には第3
図のCAMセルと同様にVcc−Vthの電圧が書込ま
れる。部分書込み制御線37を「L」、反転部分書込み
制御線38を「H」にすると、トランジスタ51.53
がオンになり、トランジスタ1,2.50のゲートを「
L」にディスチャージする。
い素子数で複数ワードに対する同時書込みが可能となる
とともに、さらにこれに加えて記憶ノード20にVcc
−Vthの電圧を書込むことができる。
素子はすべてnチャネルMO3I−ランジスタにより構
成されているが、他のスイッチ素子を用いてもよく、こ
の場合においても同様の機能を有するCAMセルを構成
することができる。
ード、記憶ノードとビット線との間に接続された第1の
スイッチ手段、第1のスイッチ手段の制御端子とワード
線との間に接続された第2のスイッチ手段、ビット線と
対をなし互いに相補関係にある第1および第2の制御信
号線とを含むようにメモリセルを構成し、第1の制御信
号線が活性状態、第2の制御信号線が非活性状態のとき
、第2のスイッチ手段を導通状態として第1のスイッチ
手段をワード線の状態によって制御し、一方、第1の制
御信号線が非活性状態、第2の制御信号線が活性状態の
とき、第1および第2のスイ・ソチ手段を非導通状態と
するようにしたので、部分書込み動作のときに書込みを
禁止したいビットに対応する第1の制御信号線を非活性
状態、第2の制御信号線を活性状態にし、その以外のと
きは、第1の制御信号線を活性状Bi5第2の制御信号
線を非活性状態とすることにより、複数のワードに対す
る同時部分書込み機能を有するCAMセルを少ない素子
数で構成できる効果がある。
の構成を示す回路図、第2図はこの発明の第2の実施例
による半導体記憶装置の構成を示すを示す回路図、第3
図は従来のCAMセルを示す回路図、第4図は4個のC
AMセルからなるワードを示す図、第5図は4個のワー
ドからなるアレイを示す図、第6図ないし第8図は複数
ワードに対して同時部分書込み可能な従来技術によるC
AMセルを示す回路図、第9図は従来のCAMセルの動
作を説明するタイミング図である。 図において、1〜5.32〜36.50〜53はnチャ
ネルMOSトランジスタ、6はビット線、7は反転ビッ
ト線、8はワード線、10は一致線、20は記憶ノード
、21は反転記憶ノード、37は部分書込み制御信号線
(第1の制御信号線)、38は反転部分書込み制御信号
線(第2の制御信号線)を示す。 なお図中同一符号は同−又は相当部分を示す。 第2図
Claims (1)
- (1)情報を記憶する記憶ノードと、 該記憶ノードとビット線との間に接続された第1のスイ
ッチ手段と、 該第1のスイッチ手段の制御端子とワード線との間に接
続された第2のスイッチ手段と、 前記ビット線と対をなし、互いに相補関係にある第1お
よび第2の制御信号線とを備え、 前記第1の制御信号線が活性状態、前記第2の制御信号
線が非活性状態の時、前記第2のスイッチ手段が導通状
態となり、前記第1のスイッチ手段は前記ワード線の状
態によって制御され、かつ、前記第1の制御信号線が非
活性状態、前記第2の制御信号線が活性状態の時は、前
記第1および第2のスイッチ手段とも非導通状態となる
よう構成されたメモリセルを含むことを特徴とする半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2201764A JP3048608B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2201764A JP3048608B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
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JPH0485795A true JPH0485795A (ja) | 1992-03-18 |
JP3048608B2 JP3048608B2 (ja) | 2000-06-05 |
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Family Applications (1)
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JP2201764A Expired - Fee Related JP3048608B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3048608B2 (ja) |
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