JPH01213022A - 電圧レベル変換回路 - Google Patents

電圧レベル変換回路

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JPH01213022A
JPH01213022A JP63039294A JP3929488A JPH01213022A JP H01213022 A JPH01213022 A JP H01213022A JP 63039294 A JP63039294 A JP 63039294A JP 3929488 A JP3929488 A JP 3929488A JP H01213022 A JPH01213022 A JP H01213022A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は電圧レベル変換回路、特に ＥＰＲＯＭ、Ｅ２　ＰＲＯＭ等の不揮発性メモリに内蔵
され、読出し系信号電圧を書込み系信号電圧にレベル変
換する電圧レベル変換回路に関する。
（従来の技術） Ｅ　Ｆ　ＲＯＭ　（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍ
ｍａｂｌｅ　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ）やＥ　
２Ｐ　ＲＯＭ　（ＥｌｅｃｔｒｉｃａｌＥｒａｓａｂｌ
ｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　
Ｍｅｍｏｒｙ）は電源電圧がなくなっても内部記憶デー
タを保持することができ、前者は紫外線で、後者は電気
的に消去することにより再書込みが可能である。
第２図はＥＰＲＯＭの構成を示す回路図であり、図にお
いて１１は書込み及び読出し系の信号電圧を切換出力す
る制御回路である。書込み系の電源電圧ｖＰＰが供給さ
れるデプレッション型のＭＯＳトランジスタ１２のゲー
トには、読出し系の電圧レベルであるライトイネーブル
信号ＷＥを書込み系の電圧レベルにレベル変換する電圧
レベル変換回路１３の出力が与えられる。また、読出し
系の電源電圧ＶＣＣが供給されるデプレッション型のＭ
ＯＳトランジスタ１４のゲートには上記ライトイネルプ
ル信号ＷＥが２個のインバータ１５．１６を直列に介し
て与えられる。そして、２つのデプレッション型のトラ
ンジスタ１２．１４の出力は共に列デコーダ１７及び行
デコーダ１８に供給されるようになっている。
１９はデータ書込み制御回路であり、読出し系の電圧レ
ベルである書込みデータ百は、電圧レベル変換回路２０
で書込み系の電圧レベルにレベル変換され、エンハンス
メント型のＭＯＳトランジスタ２１のゲートに供給され
る。このトランジスタ２Ｉはデータ書込み時の負荷とな
るものであり、データ書込み時には書込みデータＦに応
じ、このトランジスタ２１を介して書込み電圧ｖ１．が
列選択回路２２ニ供給制御される。この列選択回路２２
にはセンスアンプ２３が接続されている。
上記列デコーダ１７の出力は列選択回路２２内に設けら
れ、ビット線２４を選択するための列選択トランジスタ
２５のゲートに選択的に供給され、また、行デコーダ１
８の出力はワード線２６を介して、メモリセルアレイ２
７内に設けられた不揮発性トランジスタからなるメモリ
セル２８の制御ゲートに選択的に供給される。
このような構成でなるＥＰＲＯＭにおけるデータの書込
みは、列デコーダ１７の１つのデコード出力及び行デコ
ーダ１８の１つのデコード出力をそれぞれ書込電圧ＶＰ
Ｐに設定し、１個のメモリセル２８を選択することによ
り行われる。すなわち、まず、ライトイネーブル信号Ｗ
Ｅが“０”レベルにされる。このとき、制御回路１１内
の電圧レベル変換回路１３の出力は“１″レベル、すな
わち、レベル変換された書込み電圧ＶＰＰとなる。これ
によりトランジスタ１２がオン状態になり、このトラン
ジスタ１２を介して書込み電圧ＶＰＰが列デコーダ１７
及び行デコーダ１８にそれぞれ切換出力される。列デコ
ーダ１７及び行デコーダ１８ではアドレス入力に応じて
それぞれ１つのデコード出力が書込み電圧ｖＰＰに設定
される。列デコーダ１７のデコード出力により、列選択
回路２２内の１個の列選択トランジスタ２５がオン状態
にされ、１本のビット線２４が選択される。
これにより、選択されたビット線２４とワード線２６と
が交差する位置のメモリセル２８が選択される。
このとき、書込みデータ百が“０”レベルにされていれ
ば、データ書込み制御回路１９内の電圧レベル変換回路
２０の出力は“１”レベル、すなわち、レベル変換され
た書込み電圧ｖ、Ｐとなる。この場合には、トランジス
タ２１がオン状態になり、このトランジスタ２１を介し
て書込み電圧Ｖ、Ｐが上記選択されたビット線２４に供
給され、上記選択したメモリセル２８に対してデータ書
込みが行われる。
上記した電圧レベル変換回路１３及び２０は、読出し系
の信号ＷＥ、Ｄの電圧レベルを書込み系の電圧レベルに
変換して出力するものであり、この回路は、従来、第３
図に示すように構成されている。
入力信号電圧Ｓは２つのインバータ２９．３０を介し、
Ｎチャネルトランジスタからなるトランスファーゲート
３１．３２を通ってＰチャネルトランジスタ３３、Ｎチ
ャネルトランジスタ３４の両ゲートに供給されるように
なっている。このトランジスタ３３とトランジスタ３４
の両ドレインは共通接続されており、その共通接続点か
ら出力信号電圧Ｏが出力される。
また、出力信号電圧ＯはＰチャネルトランジスタ３５の
ゲートにも供給され、このトランジスタ３５のドレイン
はトランスファーゲート３２の一端とトランジスタ３３
及び３４の共通ゲートとの接続点であるノードＢに接続
されている。そして、トランスファーゲート３１のゲー
トには読出し系の電源電圧Ｖｃｃ（例えば＋５Ｖ）が、
トランスファーゲート３２のゲート及びトランジスタ３
３と３５の各ソースには書込み系の電源電圧Ｖｐｐ（例
えば＋１２．５Ｖ）が供給されるようになっており、ト
ランジスタ３４のソースは接地電位ｖｓｓに接続されて
いる。
上記電圧レベル変換回路で入力信号電圧Ｓが“１”レベ
ルに変化したときは、インバータ３０の出力側のノード
Ａも“１″レベルになる。これにより、トランジスタ３
３がオフ、トランジスタ３４がオン状態になり、出力信
号電圧Ｏは“０”レベルになろうとする。このとき、ト
ランジスタ３５はオン状態となり、書込み電圧ＶＰＰが
このトランジスタ３５を介してノードＢに出力されるの
でトランジスタ３４のオン状態はより強くなり、出力信
号電圧０は急速に“０”レベルになる。
他方、入力信号電圧Ｓが“０”レベルに変化したときは
トランジスタ３３がオン、トランジスタ３４がオフ状態
になり、出力信号電圧Ｏはトランジスタ３３を介してｖ
ＰＰによる“１ルベルになろうとする。このとき、トラ
ンジスタ３５はオフ状態となり、ノードＢはこのトラン
ジスタ３５を介してｖＰＰから遮断されるので、トラン
ジスタ３３のオン状態はより強くなり、出力信号電圧Ｏ
は急速に“１″レベルになる。
しかし、このような構成では入力信号電圧Ｓが“１”レ
ベルのとき、ｖｃｃが供給されているトランスファーゲ
ート３１を介すことにより、ノードＢの信号電圧がトラ
ンジスタ３４を充分にオンさせるに至らない電圧にまで
低下してしまう恐れがある。このため、さらに従来では
第４図のような電圧レベル変換回路を用いるようにして
いる。第４図の回路ではノードＡの信号電圧をトランジ
スタ３４のゲートに直接印加することによって、前記第
３図回路の欠点を補っている。しかし、この回路にも欠
点がある。読出し電圧ＶＣＣ及び書込み電圧ｖｐｐが供
給されておらず、ノードＡが仮想接地状態にある時、書
込み電圧ｖＰＰの端子にＥＳＤ（Ｅｌｅｃｔｒｏ　５ｔ
ａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気）のようなノイ
ズによるサージ電圧が印加された場合、トランジスタ３
４はオフであり、トランジスタ３３がオン状態であ不た
め、出力信号電圧Ｏにはこのサージ電圧が出力されてし
まう。この結果、第２図回路内のメモリセルの制御ゲー
トとドレインが高電位になり、メモリセルの酸化膜にス
トレスが印加され、浮遊ゲート中に蓄積した電荷が放出
したり、誤書込みされたりしてデータが変化してしまう
という問題がある。
（発明が解決しようとする課題） このように従来の電圧レベル変換回路は非動作時に高電
位ノイズが印加されると、高電位をそのまま出力してし
まうという欠点がある。
この発明は上記事情を考慮してなされたものであり、そ
の目的は非動作時に高電位ノイズが印加されても出力し
ない電圧レベル変換回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の電圧レベル変換回路は、ソース、ドレインの
一方が信号入力ノードに、他方が第１のノードにそれぞ
れ接続され、第１の電源電圧が供給される第２のノード
にゲートが接続された第１極性の第１のＭＯＳトランジ
スタと、ソース、ドレインの一方が上記第１のノードに
、他方が第３のノードにそれぞれ接続され、第２の電源
電圧が供給される第４のノードにゲートが接続された第
１極性の第２のＭＯＳトランジスタと、上記第４のノー
ドと基準電圧ノードとの間に挿入され、上記第３のノー
ドの信号が入力されるＣＭＯＳ型の反転回路と、ソース
、ドレイン間が上記第４のノードと第３のノードとの間
に接続され、ゲートが上記反転回路の出力ノードに接続
された第２極性の第３のＭＯＳトランジスタと、ソース
、ドレイン間が上記反転回路の出力ノードと基準電圧ノ
ードとの間に接続され、ゲートが上記信号入力ノードに
接続された第１極性の第４のＭＯＳトランジスタとから
構成される。
（作用） 非動作時に高電位ノイズが印加された場合、速やかにア
ース電位に逃がす。すなわち、サージ電圧による高電位
を後の回路に伝達させない電圧レベル変換薗路が提供で
きる。
（実施例） 以下、図面を参照してこの発明の一実施例について説明
する。
第１図はこの発明に係る電圧レベル変換回路の構成を示
す回路図である。入力信号電圧Ｓはインバータ１及び２
を直列に介し、ＮチャネルＭＯ３トランジスタからなる
トランスファーゲート３．４を通ってＰチャネルトラン
ジスタ５、Ｎチャネルトランジスタ６の両ゲートに供給
されるようになっている。上記トランジスタ５とトラン
ジスタ６の両ドレインは共通接続されており、その共通
接続点から出力信号電圧Ｏが出力される。また、出力信
号電圧ＯはＰチャネルトランジスタ７のゲートに供給さ
れ、このトランジスタ７のドレインはトランジスタ５．
６の共通ゲートに接続されている。さらに、出力信号電
圧ＯはＮチャネルトランジスタ８のドレインに供給され
、このトランジスタ８のゲートはインバータ２とトラン
スファーゲート３との接続点であるノードＡに接続され
ている。また、この回路では書込み電圧Ｖｐｐ（例えば
＋１２．５Ｖ）と、両トランジスタ５．６の共通ゲート
との接続点であるノードＢとの間にＭＯ８型容量９が、
出力信号電圧Ｏと接地電位ｖｓ５との間にＭＯ８型容量
１０がそれぞれ挿入されている。そして、トランスファ
ーゲート３のゲートには読出し用の電源電圧Ｖｃｃ（例
えば５Ｖ）が、トランスファーゲート４のゲート及びト
ランジスタ５と７の各ソースには書込み電圧ｖ２．が供
給されるようになっている。
上記構成でなる電圧レベル変換回路において、いま、入
力信号電圧Ｓが“１”レベルに変化したときは、インバ
ータ２の出力側であるノードＡも“１”レベルになる。
このとき、トランスファーゲート３の特性のばらつきに
よりその電圧降下が増加し、ノードＢの電圧がトランジ
スタ６を十分にオン状態にさせるようなレベルに達しな
くとも、トランジスタ８がオン状態になるため、出力信
号電圧Ｏは“Ｏ″レベルなる。このとき、トランジスタ
７はオン状態となり、出力信号電圧Ｏは急速に“０”レ
ベルになる。
他方、入力信号電圧Ｓが“０″レベルに変化したときは
、トランジスタ５がオン、トランジスタ６及び８がそれ
ぞれオフ状態になり、出力信号電圧Ｏはトランジスタ５
を介してＶＰＰによる“１“レベルになろうとする。こ
のとき、トランジスタ７はオフ状態となり、ノードＢは
このトランジス＝　１２− タフを介してｖＰＰから遮断されるので、トランジスタ
５のオン状態はより強くなり、出力信号電圧０は急速に
“１”レベルになる。
このように、この実施例回路は、動作時には読出し系の
電圧レベルが書込み系の電圧レベルに変換されて出力さ
れる。
次に、読出し電圧Ｖ。０及び書込み電圧ｖ２．が供給さ
れない非動作時に、ｖＰＰのノードにサージ電圧が印加
された時の動作を説明する。このとき、ノードＡは仮想
接地状態であるためにトランジスタ８はオフ状態である
。また、トランスファーゲート３もそのゲートが仮想接
地状態であるためにオフ状態である。この状態ではＶＰ
Ｐのノードにサージ電圧が印加されると、トランジスタ
７を介してノードＢに、また、トランジスタ５を介して
出力信号電圧Ｏにそれぞれサージ電圧が現われる。
ところがノードＢに現われたサージ電圧によりトランジ
スタ６がオン状態になるため、出力信号電圧Ｏに現われ
たサージ電圧はこのトランジスタ６を介してアース（Ｖ
　ｓｓ）に逃がされる。そして、トランジスタ５．６．
７の素子サイズ等を調整することによって、出力信号電
圧Ｏを急速にアース電位に設定することが可能である。
また、ＭＯ８型容量１０及び１１は、このようなサージ
電圧に対し、ノードＢを高電圧に、出力信号電圧Ｏの出
力側をアースにそれぞれより速く設定するためのもので
ある。
このようにＶＰＰのノードにサージ電圧が印加されたと
しても、出力信号電圧Ｏにはこのサージ電圧が出力され
ないようにすることができる。このため、この電圧レベ
ル変換回路を前記第２図に示すＥＰＲＯＭに使用すれば
、サージ電圧が印加されてもメモリセルまで伝えられず
、メモリセルの酸化膜はこのサージ電圧によるストレス
を受けない。従って、メモリセルへの誤書込み等を防止
することができ、保持データの信頼性が向上する。
［発明の効果］ 以上詳述したようにこの発明によれば、非動作時に高電
位ノイズが印加されても出力しない電圧レベル変換回路
を提供することができる。
【図面の簡単な説明】
第１図はこの発明の電圧レベル変換回路の一実施例の構
成を示す回路図、第２図はＥＰＲＯＭの構成を示す回路
図、第３図及び第４図はそれぞれ従来の電圧レベル変換
回路の構成を示す回路図である。 ］、２・・・インバータ、３．４・・・トランスファー
ゲート、５Ｉ　７・・・ＰチャネルＭＯ３トランジスタ
、６．８・・・ＮチャネルＭＯＳトランジスタ、９．Ｉ
Ｏ・・・ＭＯ３型容量。 出願人代理人　弁理士　鈴江武彦 第４図

Claims (1)

  1. 【特許請求の範囲】 ソース、ドレインの一方が信号入力ノードに、他方が第
    １のノードにそれぞれ接続され、第１の電源電圧が供給
    される第２のノードにゲートが接続された第１極性の第
    １のＭＯＳトランジスタと、ソース、ドレインの一方が
    上記第１のノードに、他方が第３のノードにそれぞれ接
    続され、第２の電源電圧が供給される第４のノードにゲ
    ートが接続された第１極性の第２のＭＯＳトランジスタ
    と、上記第４のノードと基準電圧ノードとの間に挿入さ
    れ、上記第３のノードの信号が入力されるＣＭＯＳ型の
    反転回路と、 ソース、ドレイン間が上記第４のノードと第３のノード
    との間に接続され、ゲートが上記反転回路の出力ノード
    に接続された第２極性の第３のＭＯＳトランジスタと、 ソース、ドレイン間が上記反転回路の出力ノードと基準
    電圧ノードとの間に接続され、ゲートが上記信号入力ノ
    ードに接続された第１極性の第４のＭＯＳトランジスタ
    と を具備したことを特徴とする電圧レベル変換回路。
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