JPH01118289A - 半導体装置の制御回路 - Google Patents
半導体装置の制御回路Info
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- JPH01118289A JPH01118289A JP62275471A JP27547187A JPH01118289A JP H01118289 A JPH01118289 A JP H01118289A JP 62275471 A JP62275471 A JP 62275471A JP 27547187 A JP27547187 A JP 27547187A JP H01118289 A JPH01118289 A JP H01118289A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000010586 diagram Methods 0.000 description 6
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- 239000013641 positive control Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の制御回路に関するものであり、特
に半導体装置の消費電力の低減化のために使用されるも
のである。
に半導体装置の消費電力の低減化のために使用されるも
のである。
（従来の技術）
従来、正論理及び負論理の２つの制御信号を有した半導
体装置は、例えば第３図に示す半導体記憶装置のように
、正論理の制御信号ＣＥ２と負論理の制御信号ＣＥＩを
入力とするチップ制御回路１でチップ内部を制御する制
御信号ＣＥを作る。
体装置は、例えば第３図に示す半導体記憶装置のように
、正論理の制御信号ＣＥ２と負論理の制御信号ＣＥＩを
入力とするチップ制御回路１でチップ内部を制御する制
御信号ＣＥを作る。
ＣＥｌが低レベルでかつＣＥ２が高レベルの時には、チ
ップ内部が活性化され、半導体記憶装置は通常の動作を
行なう。つまり、アドレス入力Ａがアドレス入力回路２
に入力され、行デコーダ３及び列レコーダ（センスアン
プ／書き込み回路を含む）５を介してメモリセルアレイ
４中のアドレス入力が示すメモリセルを選択する。半導
体記憶装置が読み出し動作を行なう時は、書き込み／読
み出し制御信号Ｒ／Ｗ及び書き込み／読み出し制御回路
６を介して、センスアンプ５及びデータ入出力回路７を
制御し、メモリセルのデータを入出力部Ｉ／′Ｏに出力
する。書き込み動作を行なう場合は、前記Ｒ／Ｗ信号及
び書き込み／′読み出し制御回路６を介して、データ入
出力回路７、書き込み回路５を制御して、入出力部Ｉ１
０に入力されたデータをアドレス入力が示すメモリセル
アレイ４中の選択されたメモリセルに書き込む。
ップ内部が活性化され、半導体記憶装置は通常の動作を
行なう。つまり、アドレス入力Ａがアドレス入力回路２
に入力され、行デコーダ３及び列レコーダ（センスアン
プ／書き込み回路を含む）５を介してメモリセルアレイ
４中のアドレス入力が示すメモリセルを選択する。半導
体記憶装置が読み出し動作を行なう時は、書き込み／読
み出し制御信号Ｒ／Ｗ及び書き込み／読み出し制御回路
６を介して、センスアンプ５及びデータ入出力回路７を
制御し、メモリセルのデータを入出力部Ｉ／′Ｏに出力
する。書き込み動作を行なう場合は、前記Ｒ／Ｗ信号及
び書き込み／′読み出し制御回路６を介して、データ入
出力回路７、書き込み回路５を制御して、入出力部Ｉ１
０に入力されたデータをアドレス入力が示すメモリセル
アレイ４中の選択されたメモリセルに書き込む。
第４図及び第５図は、第３図中のチップ制御回路１の具
体的例を示す回路図であり、第４図では、正論理入力Ｃ
Ｅ２をインバータ１１で論理反転させ、ＣＥＩとノア回
路１１で内部制御信号ＣＥを作る。第５図では、負論理
入力ＣＥ１をインバータＩ２で論理反転させ、ＣＥ２と
ナンド回路１２及びインバータＴ３で内部制御信号ＣＥ
を作る。
体的例を示す回路図であり、第４図では、正論理入力Ｃ
Ｅ２をインバータ１１で論理反転させ、ＣＥＩとノア回
路１１で内部制御信号ＣＥを作る。第５図では、負論理
入力ＣＥ１をインバータＩ２で論理反転させ、ＣＥ２と
ナンド回路１２及びインバータＴ３で内部制御信号ＣＥ
を作る。
これらの回路において、ＣＥｌが低レベルかつＣＥ２が
高レベルの時のみＣＥが高レベルとなり、半導体記憶装
置の内部が活性化され、上述の様に動作するが、ＣＥｌ
が高レベルかＣＥ２が低レベルの時にはＣＥが低レベル
となり、半導体記憶装置の内部は非活性化され、動作は
しなくなる。
高レベルの時のみＣＥが高レベルとなり、半導体記憶装
置の内部が活性化され、上述の様に動作するが、ＣＥｌ
が高レベルかＣＥ２が低レベルの時にはＣＥが低レベル
となり、半導体記憶装置の内部は非活性化され、動作は
しなくなる。
このように、正負の両輪理制陣信号を有している半導体
装置では、どちらの論理の制御信号を用いても非活性化
か可能であるため、この装置を用いるシステムの自由度
が上がる。
装置では、どちらの論理の制御信号を用いても非活性化
か可能であるため、この装置を用いるシステムの自由度
が上がる。
（発明が解決しようとする問題点）
上述のように第３図〜第５図において、半導体記憶装置
を非活性化するには、ＣＥｌを高レベルにするかＣＥ２
を低レベルにするかのどちらかの条件が合えば、必ずＣ
Ｅが低レベルとなるため、内部回路をＣＥで制御するこ
とにより達成できる。
を非活性化するには、ＣＥｌを高レベルにするかＣＥ２
を低レベルにするかのどちらかの条件が合えば、必ずＣ
Ｅが低レベルとなるため、内部回路をＣＥで制御するこ
とにより達成できる。
内部回路を非活性化することにより、半導体記憶装置を
いわゆるスタンバイ状態とすることで、低消費電力化が
達成できる。特に回路を相補型ＭＯ８（０ＭＯ８）回路
とすることにより、消費電流をリーク電流のみとするこ
とができる。例えば６４にピットのＣＭＯＳスタティッ
クＲＡＭでは数μＡ（１０−８Ａ）程度となる。
いわゆるスタンバイ状態とすることで、低消費電力化が
達成できる。特に回路を相補型ＭＯ８（０ＭＯ８）回路
とすることにより、消費電流をリーク電流のみとするこ
とができる。例えば６４にピットのＣＭＯＳスタティッ
クＲＡＭでは数μＡ（１０−８Ａ）程度となる。
しかし、第４図のチップ制御回路１において、ＣＥｌを
高レベルにしてＧＥを低レベルにすることにより内部回
路をスタンバイ状態にしても、ＣＥ２が変化した場合に
は制御信号ＧＥのレベルには影響がないが、インバータ
１１の電源間には電流が流れてしまう。特にＣＥ２の入
力レベルが中間電位に固定されるような状況においては
、インバータ１１に直流的な電流が数ｍＡ（１０−３Ａ
）流れてしまう。この値は上記のリーク電流の約１００
０倍の大きさである。半導体装置全体の消費電力は、こ
れらの電流を含めたものであるため、スタンバイ状態の
電流が大きくなってしまう。第５図においても、ＣＥ２
でスタンバイ状態にした場合にも同様にインバータＩ２
の電源間に電流が流れてしまうので、第４図と同じ状況
になる。
高レベルにしてＧＥを低レベルにすることにより内部回
路をスタンバイ状態にしても、ＣＥ２が変化した場合に
は制御信号ＧＥのレベルには影響がないが、インバータ
１１の電源間には電流が流れてしまう。特にＣＥ２の入
力レベルが中間電位に固定されるような状況においては
、インバータ１１に直流的な電流が数ｍＡ（１０−３Ａ
）流れてしまう。この値は上記のリーク電流の約１００
０倍の大きさである。半導体装置全体の消費電力は、こ
れらの電流を含めたものであるため、スタンバイ状態の
電流が大きくなってしまう。第５図においても、ＣＥ２
でスタンバイ状態にした場合にも同様にインバータＩ２
の電源間に電流が流れてしまうので、第４図と同じ状況
になる。
これらの電流もリーク電流レベルにするためには、第４
図においては、ＣＥ２を高レベルにし、第５図において
はＣＥｌを低レベルにして、スタンバイ状態にしなけれ
ばならず、これらの半導体記憶装置を用いるシステムの
動作に制約を付加しなければならず、前記自由度が無く
なる。
図においては、ＣＥ２を高レベルにし、第５図において
はＣＥｌを低レベルにして、スタンバイ状態にしなけれ
ばならず、これらの半導体記憶装置を用いるシステムの
動作に制約を付加しなければならず、前記自由度が無く
なる。
本発明は以上の点に鑑みなされたもので、正負の両輪理
制御入力信号を有した半導体装置において、どちらの制
御入力信号を用いても、半導体装置を非活性化するとと
もに消費電力を低減化できる半導体装置の制御回路を提
供するものである。
制御入力信号を有した半導体装置において、どちらの制
御入力信号を用いても、半導体装置を非活性化するとと
もに消費電力を低減化できる半導体装置の制御回路を提
供するものである。
（問題点を解決するための手段と作用）本発明は、半導
体装置を制御するための正論理信号と負論理信号の２種
の制御入力信号を有した半導体装置の制御回路において
、前記制御入力信号の一方が入力される論理合わせ用反
転回路の電源側ノードと電源端子の間に、前記制御入力
信号の他方を入力とするＭＯＳトランジスタを配したこ
とを特徴とする半導体装置の制御回路である。
体装置を制御するための正論理信号と負論理信号の２種
の制御入力信号を有した半導体装置の制御回路において
、前記制御入力信号の一方が入力される論理合わせ用反
転回路の電源側ノードと電源端子の間に、前記制御入力
信号の他方を入力とするＭＯＳトランジスタを配したこ
とを特徴とする半導体装置の制御回路である。
即ち、本発明の半導体装置の制御回路は、正負の論理制
御入力信号の一方の制御入力信号の論理を、他方の入力
信号の論理と合わせるための論理反転回路の電源側ノー
ドと電源端子の間に、他方の制御入力信号をゲートに接
続したＭＯＳトランジスタを配することにより、正負の
両輪理の制御信号のどちらを用いても半導体装置を非活
性化するとともに、消費電力の低減化を可能とするもの
である。
御入力信号の一方の制御入力信号の論理を、他方の入力
信号の論理と合わせるための論理反転回路の電源側ノー
ドと電源端子の間に、他方の制御入力信号をゲートに接
続したＭＯＳトランジスタを配することにより、正負の
両輪理の制御信号のどちらを用いても半導体装置を非活
性化するとともに、消費電力の低減化を可能とするもの
である。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。半
導体記憶装置の全体的構成は第３図の従来例と同じため
省略する。異なる部分は、チップ制御回路１である。第
１図は従来例の第４図に本発明を適用した実施例であり
、正論理制御入力信号ＣＥ２をゲート入力とするρチャ
ネルＭＯＳトランジスタＴ４２及びｎチャネルＭｏＳト
ランジスタＴ４３からなるインバータ■１の正電源側ノ
ード２１と正電源端子２２の間に負論理制御入力信号Ｃ
Ｅｔをゲート入力とするｐチャネルＭＯＳトランジスタ
Ｔ４１を配置しており、ＭＯＳトランジスタＴ４２及び
Ｔ４３からなるインバータ１１で入力信号ＣＥ２の論理
を反転させた後、入力信号ＣＥｔとでノア回路１１を経
てチップ内部制御信号ＣＥを得ている。
導体記憶装置の全体的構成は第３図の従来例と同じため
省略する。異なる部分は、チップ制御回路１である。第
１図は従来例の第４図に本発明を適用した実施例であり
、正論理制御入力信号ＣＥ２をゲート入力とするρチャ
ネルＭＯＳトランジスタＴ４２及びｎチャネルＭｏＳト
ランジスタＴ４３からなるインバータ■１の正電源側ノ
ード２１と正電源端子２２の間に負論理制御入力信号Ｃ
Ｅｔをゲート入力とするｐチャネルＭＯＳトランジスタ
Ｔ４１を配置しており、ＭＯＳトランジスタＴ４２及び
Ｔ４３からなるインバータ１１で入力信号ＣＥ２の論理
を反転させた後、入力信号ＣＥｔとでノア回路１１を経
てチップ内部制御信号ＣＥを得ている。
この図において、半導体記憶装置全体を活性化、つまり
制御信号ＣＥを高レベルとするには、入力信号ＣＥｒが
低レベル、入力信号ＧＥ２が高レベルとすることが必要
条件となる。このとき、入力信号ＣＥｒが低レベルのた
め、ＭＯＳトランジスタＴ４１はオンとなっているため
、インバータ１１は入力信号ＣＥ２の高レベルを反転さ
せ、その出力ノードＮ４１は低レベルとなる。よってノ
ア回路１１の２つの入力がともに低レベルとなっている
ため、制御信号ＣＥは高レベルとなる。
制御信号ＣＥを高レベルとするには、入力信号ＣＥｒが
低レベル、入力信号ＧＥ２が高レベルとすることが必要
条件となる。このとき、入力信号ＣＥｒが低レベルのた
め、ＭＯＳトランジスタＴ４１はオンとなっているため
、インバータ１１は入力信号ＣＥ２の高レベルを反転さ
せ、その出力ノードＮ４１は低レベルとなる。よってノ
ア回路１１の２つの入力がともに低レベルとなっている
ため、制御信号ＣＥは高レベルとなる。
ここで半導体記憶装置を非活性する場合を考えてみる。
まず入力信号ＣＥ１を高レベルとした場合は、ノア回路
１１の入力の一方が高レベルとなっているため、その出
力ＧＥは低レベルとなり、半導体記憶装置は非活性化さ
れる。それと同時にＣＥｒをゲート入力とするＭＯＳト
ランジスタＴ４１がオフとなり、インバータＩｘの電流
源が断たれるため、入力信号ＣＥ２がいかなるレベルと
なっていても、ここでは電力を消費しない。よって、半
導体記憶装置全体がスタンバイ状態となり、消費電力も
リークによるものだけとなり、低消費電力化が達成でき
る。次いで入力信号ＣＥ２が低レベルとなった場合は、
まず入力信号ＣＥＩが低レベルとなった時を考えると、
ＭＱＩ−ランジスタＴ４１がオンのため、インバータ１
１は入力信号ＣＥ２を反転させ、出力ノードＮ４１を高
レベルとする。ノードＮ４１が高レベルのため、ノア回
路１１の出力ＣＥは低レベルとなる。入力信号ＣＥｒが
高レベルの時は、前述のように制御信号ＧＥは低レベル
となる。このとき入力信号ＣＥ２が低レベルであるため
、ＭＯＳトランジスタＴ４３はオフであるため、ＭＯＳ
トランジスタＴ４１のオン、オフにかかわらず、インバ
ータＩ工には電流が流れない。このように入力信号ＣＥ
２が低レベルのときも入力信号ＣＥｔの入力にかかわら
ず、半導体記憶装置全体がスタンバイ状態となり、消費
電力もリークによるものだけとなる。
１１の入力の一方が高レベルとなっているため、その出
力ＧＥは低レベルとなり、半導体記憶装置は非活性化さ
れる。それと同時にＣＥｒをゲート入力とするＭＯＳト
ランジスタＴ４１がオフとなり、インバータＩｘの電流
源が断たれるため、入力信号ＣＥ２がいかなるレベルと
なっていても、ここでは電力を消費しない。よって、半
導体記憶装置全体がスタンバイ状態となり、消費電力も
リークによるものだけとなり、低消費電力化が達成でき
る。次いで入力信号ＣＥ２が低レベルとなった場合は、
まず入力信号ＣＥＩが低レベルとなった時を考えると、
ＭＱＩ−ランジスタＴ４１がオンのため、インバータ１
１は入力信号ＣＥ２を反転させ、出力ノードＮ４１を高
レベルとする。ノードＮ４１が高レベルのため、ノア回
路１１の出力ＣＥは低レベルとなる。入力信号ＣＥｒが
高レベルの時は、前述のように制御信号ＧＥは低レベル
となる。このとき入力信号ＣＥ２が低レベルであるため
、ＭＯＳトランジスタＴ４３はオフであるため、ＭＯＳ
トランジスタＴ４１のオン、オフにかかわらず、インバ
ータＩ工には電流が流れない。このように入力信号ＣＥ
２が低レベルのときも入力信号ＣＥｔの入力にかかわら
ず、半導体記憶装置全体がスタンバイ状態となり、消費
電力もリークによるものだけとなる。
第２図は従来例の第５図に本発明を適用した他の実施例
であり、入力信号ＣＥｌをゲート入力としたＭＯＳトラ
ンジスタＴ５１及びＴ５２からなるインバータ■２の接
地側ノード３１と接地端子３２間にｎチャネルＭＯ３ｔ
−ランジスタＴ５３を配している。インバータＩ２はＣ
Ｅｒの入力を反転し、その出力ノードＮ５１とＣＦ２を
入力とするナンド回路１２及びインバータ■３で制御信
号ＣＥを出力する。この図において、まず半導体記憶装
置を活性化するためには、第５図と同様に入力信号ＣＥ
１を低レベル、入力信号ＣＥ２を高レベルとする。つま
り、入力信号ＣＥ２を高レベルとするとＭＯＳトランジ
スタＴ５３はオンとなり、インバータＩ２に電流を供給
する。よって、インバータＩ２は入力信号ＣＥｔの低レ
ベルを反転させ、出力ノードＮ５１を高レベルとする。
であり、入力信号ＣＥｌをゲート入力としたＭＯＳトラ
ンジスタＴ５１及びＴ５２からなるインバータ■２の接
地側ノード３１と接地端子３２間にｎチャネルＭＯ３ｔ
−ランジスタＴ５３を配している。インバータＩ２はＣ
Ｅｒの入力を反転し、その出力ノードＮ５１とＣＦ２を
入力とするナンド回路１２及びインバータ■３で制御信
号ＣＥを出力する。この図において、まず半導体記憶装
置を活性化するためには、第５図と同様に入力信号ＣＥ
１を低レベル、入力信号ＣＥ２を高レベルとする。つま
り、入力信号ＣＥ２を高レベルとするとＭＯＳトランジ
スタＴ５３はオンとなり、インバータＩ２に電流を供給
する。よって、インバータＩ２は入力信号ＣＥｔの低レ
ベルを反転させ、出力ノードＮ５１を高レベルとする。
ノードＮ５１、信号ＣＥ２がともに高レベルとなるとナ
ンド回路１２及びインバータＩ３により、制御信号ＣＥ
は高レベルとなり、半導体記憶装置が活性化される。
ンド回路１２及びインバータＩ３により、制御信号ＣＥ
は高レベルとなり、半導体記憶装置が活性化される。
ここで半導体記憶装置を非活性化させる場合を考えてみ
ると、まず入力信号ＣＥ２を低レベルとした時は、ナン
ド回路１２の一方が低レベルとなっているため、ナンド
回路１２及びインバータＩ３により、制御出力ＣＥは低
レベルとなり、半導体記憶装置は非活性となる。それと
ともに、入力信号ＣＥ２をゲート入力としているＭＯＳ
トランジスタＴ５３がオフのため、入力信号Ｃ，Ｅｒの
入力のいかんにかかわらず、インバータＩ２には電流が
流れない。よって半導体記憶装置全体が非活性化すると
ともに、消ｖｔ電流もリークによるものだけとなり、低
消費電力化が達成できる。次いで入力信号ＣＥ１が高レ
ベルとなった場合は、まず入力信号ＣＥ２が高レベルの
ときは、トランジスタＴ５３がオンとなっているため、
インバータＩ２は入力信号ＣＥ１を反転させ、その出力
ノードＮ５１を低レベルとする。ノードＮ５１が低レベ
ルとなると、ナンド回路１２及びインバータ■３により
制御信号ＣＥは低レベルとなり、半導体記憶装置は非活
性となる。入力信号ＣＥ２が低レベルのときは前述した
ように半導体記憶装置は非活性となる。ここで入力信号
ＣＥ１が高レベルのときには、ｐチャネルＭＯＳトラン
ジスタＴ５１がオフとなり、電流を流さないため、ＣＦ
２の入力レベルのいかんにかかわらず、この回路での消
費電力もリークによるものだけとなる。
ると、まず入力信号ＣＥ２を低レベルとした時は、ナン
ド回路１２の一方が低レベルとなっているため、ナンド
回路１２及びインバータＩ３により、制御出力ＣＥは低
レベルとなり、半導体記憶装置は非活性となる。それと
ともに、入力信号ＣＥ２をゲート入力としているＭＯＳ
トランジスタＴ５３がオフのため、入力信号Ｃ，Ｅｒの
入力のいかんにかかわらず、インバータＩ２には電流が
流れない。よって半導体記憶装置全体が非活性化すると
ともに、消ｖｔ電流もリークによるものだけとなり、低
消費電力化が達成できる。次いで入力信号ＣＥ１が高レ
ベルとなった場合は、まず入力信号ＣＥ２が高レベルの
ときは、トランジスタＴ５３がオンとなっているため、
インバータＩ２は入力信号ＣＥ１を反転させ、その出力
ノードＮ５１を低レベルとする。ノードＮ５１が低レベ
ルとなると、ナンド回路１２及びインバータ■３により
制御信号ＣＥは低レベルとなり、半導体記憶装置は非活
性となる。入力信号ＣＥ２が低レベルのときは前述した
ように半導体記憶装置は非活性となる。ここで入力信号
ＣＥ１が高レベルのときには、ｐチャネルＭＯＳトラン
ジスタＴ５１がオフとなり、電流を流さないため、ＣＦ
２の入力レベルのいかんにかかわらず、この回路での消
費電力もリークによるものだけとなる。
なお、本発明は実施例のみに限らず種々の応用が可能で
ある。例えばここでは、正負両輪理の制御信号゛を持つ
半導体記憶装置について述べたが、これは記４！１＠Ｈ
に限定されるものでなく、正負の両輪理の制御信号を持
つ半導体装置全てに同じことがいえるのはもちろんのこ
とである。
ある。例えばここでは、正負両輪理の制御信号゛を持つ
半導体記憶装置について述べたが、これは記４！１＠Ｈ
に限定されるものでなく、正負の両輪理の制御信号を持
つ半導体装置全てに同じことがいえるのはもちろんのこ
とである。
［発明の効果コ
以上述べたように、正負の論理入力信号の一方の論理を
反転させるための回路の電源端子側ノードと電源端子間
に他方の入力信号をゲート入力とするＭｏＳトランジス
タを配することにより、半導体装置を非活性化するため
のいかなる入力が入力されても、半導体装置内部を非活
性化し、消費電力をリークによるものだけにするのみな
らず、制御回路自身の消費電力もリークによるものだけ
にすることができるため、正負のどちらの論理入力信号
を用いて半導体装置を非活性化できるとともに低消費電
力化が達成できるものである。
反転させるための回路の電源端子側ノードと電源端子間
に他方の入力信号をゲート入力とするＭｏＳトランジス
タを配することにより、半導体装置を非活性化するため
のいかなる入力が入力されても、半導体装置内部を非活
性化し、消費電力をリークによるものだけにするのみな
らず、制御回路自身の消費電力もリークによるものだけ
にすることができるため、正負のどちらの論理入力信号
を用いて半導体装置を非活性化できるとともに低消費電
力化が達成できるものである。
第１図は本発明の一実施例の回路図、第２図は開俵の実
施例の回路図、第３図は半導体記憶装置の構成図、第４
図、第５図は同構成のチップ制御回路図である。 １・・・チップ制御回路、１１・・・ノア回路、１２・
・・アンド回路、Ｉ！〜Ｉ３・・・インバータ。 第１図
施例の回路図、第３図は半導体記憶装置の構成図、第４
図、第５図は同構成のチップ制御回路図である。 １・・・チップ制御回路、１１・・・ノア回路、１２・
・・アンド回路、Ｉ！〜Ｉ３・・・インバータ。 第１図
Claims (5)
- （１）半導体装置を制御するための正論理信号と負論理
信号の２種の制御入力信号を有した半導体装置の制御回
路において、前記制御入力信号の一方が入力される論理
合わせ用反転回路の電源側ノードと電源端子の間に、前
記制御入力信号の他方を入力とするＭＯＳトランジスタ
を配したことを特徴とする半導体装置の制御回路。 - （２）前記一方の制御入力信号が入力される反転回路の
接地側ノードと接地端子の間にＭＯＳトランジスタを配
する場合は、一方の制御入力信号を入力とするｎチャネ
ルＭＯＳトランジスタを配したことを特徴とする特許請
求の範囲第１項記載の半導体装置の制御回路。 - （３）前記他方の制御入力信号が入力される反転回路の
正電源側ノードと正電源端子の間にＭＯＳトランジスタ
を配する場合は、前記一方の制御入力信号を入力とする
ｐチャネルＭＯＳトランジスタを配したことを特徴とす
る特許請求の範囲第１項記載の半導体装置の制御回路。 - （４）前記一方の制御入力信号と、前記論理合わせ用反
転回路の出力が供給されるゲート回路の出力で前記半導
体装置が活性化または非活性化されることを特徴とする
特許請求の範囲第１項記載の半導体装置の制御回路。 - （５）前記半導体装置が半導体記憶装置であることを特
徴とする特許請求の範囲第１項ないし第４項のいずれか
１つの項記載の半導体装置の制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275471A JPH063679B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の制御回路 |
| US07/261,066 US4950926A (en) | 1987-10-30 | 1988-10-24 | Control signal output circuit |
| KR1019880014144A KR890007286A (ko) | 1987-10-30 | 1988-10-29 | 제어신호 출력회로 |
| KR2019960011967U KR960005797Y1 (ko) | 1987-10-30 | 1996-05-15 | 반도체장치의 제어회로(control circuit of semiconductor device) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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