JPH01118289A - 半導体装置の制御回路 - Google Patents
半導体装置の制御回路Info
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- JPH01118289A JPH01118289A JP62275471A JP27547187A JPH01118289A JP H01118289 A JPH01118289 A JP H01118289A JP 62275471 A JP62275471 A JP 62275471A JP 27547187 A JP27547187 A JP 27547187A JP H01118289 A JPH01118289 A JP H01118289A
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- input signal
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- 238000010586 diagram Methods 0.000 description 6
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- 239000013641 positive control Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11C—STATIC STORES
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体装置の制御回路に関するものであり、特
に半導体装置の消費電力の低減化のために使用されるも
のである。
に半導体装置の消費電力の低減化のために使用されるも
のである。
(従来の技術)
従来、正論理及び負論理の2つの制御信号を有した半導
体装置は、例えば第3図に示す半導体記憶装置のように
、正論理の制御信号CE2と負論理の制御信号CEIを
入力とするチップ制御回路1でチップ内部を制御する制
御信号CEを作る。
体装置は、例えば第3図に示す半導体記憶装置のように
、正論理の制御信号CE2と負論理の制御信号CEIを
入力とするチップ制御回路1でチップ内部を制御する制
御信号CEを作る。
CElが低レベルでかつCE2が高レベルの時には、チ
ップ内部が活性化され、半導体記憶装置は通常の動作を
行なう。つまり、アドレス入力Aがアドレス入力回路2
に入力され、行デコーダ3及び列レコーダ(センスアン
プ/書き込み回路を含む)5を介してメモリセルアレイ
4中のアドレス入力が示すメモリセルを選択する。半導
体記憶装置が読み出し動作を行なう時は、書き込み/読
み出し制御信号R/W及び書き込み/読み出し制御回路
6を介して、センスアンプ5及びデータ入出力回路7を
制御し、メモリセルのデータを入出力部I/′Oに出力
する。書き込み動作を行なう場合は、前記R/W信号及
び書き込み/′読み出し制御回路6を介して、データ入
出力回路7、書き込み回路5を制御して、入出力部I1
0に入力されたデータをアドレス入力が示すメモリセル
アレイ4中の選択されたメモリセルに書き込む。
ップ内部が活性化され、半導体記憶装置は通常の動作を
行なう。つまり、アドレス入力Aがアドレス入力回路2
に入力され、行デコーダ3及び列レコーダ(センスアン
プ/書き込み回路を含む)5を介してメモリセルアレイ
4中のアドレス入力が示すメモリセルを選択する。半導
体記憶装置が読み出し動作を行なう時は、書き込み/読
み出し制御信号R/W及び書き込み/読み出し制御回路
6を介して、センスアンプ5及びデータ入出力回路7を
制御し、メモリセルのデータを入出力部I/′Oに出力
する。書き込み動作を行なう場合は、前記R/W信号及
び書き込み/′読み出し制御回路6を介して、データ入
出力回路7、書き込み回路5を制御して、入出力部I1
0に入力されたデータをアドレス入力が示すメモリセル
アレイ4中の選択されたメモリセルに書き込む。
第4図及び第5図は、第3図中のチップ制御回路1の具
体的例を示す回路図であり、第4図では、正論理入力C
E2をインバータ11で論理反転させ、CEIとノア回
路11で内部制御信号CEを作る。第5図では、負論理
入力CE1をインバータI2で論理反転させ、CE2と
ナンド回路12及びインバータT3で内部制御信号CE
を作る。
体的例を示す回路図であり、第4図では、正論理入力C
E2をインバータ11で論理反転させ、CEIとノア回
路11で内部制御信号CEを作る。第5図では、負論理
入力CE1をインバータI2で論理反転させ、CE2と
ナンド回路12及びインバータT3で内部制御信号CE
を作る。
これらの回路において、CElが低レベルかつCE2が
高レベルの時のみCEが高レベルとなり、半導体記憶装
置の内部が活性化され、上述の様に動作するが、CEl
が高レベルかCE2が低レベルの時にはCEが低レベル
となり、半導体記憶装置の内部は非活性化され、動作は
しなくなる。
高レベルの時のみCEが高レベルとなり、半導体記憶装
置の内部が活性化され、上述の様に動作するが、CEl
が高レベルかCE2が低レベルの時にはCEが低レベル
となり、半導体記憶装置の内部は非活性化され、動作は
しなくなる。
このように、正負の両輪理制陣信号を有している半導体
装置では、どちらの論理の制御信号を用いても非活性化
か可能であるため、この装置を用いるシステムの自由度
が上がる。
装置では、どちらの論理の制御信号を用いても非活性化
か可能であるため、この装置を用いるシステムの自由度
が上がる。
(発明が解決しようとする問題点)
上述のように第3図〜第5図において、半導体記憶装置
を非活性化するには、CElを高レベルにするかCE2
を低レベルにするかのどちらかの条件が合えば、必ずC
Eが低レベルとなるため、内部回路をCEで制御するこ
とにより達成できる。
を非活性化するには、CElを高レベルにするかCE2
を低レベルにするかのどちらかの条件が合えば、必ずC
Eが低レベルとなるため、内部回路をCEで制御するこ
とにより達成できる。
内部回路を非活性化することにより、半導体記憶装置を
いわゆるスタンバイ状態とすることで、低消費電力化が
達成できる。特に回路を相補型MO8(0MO8)回路
とすることにより、消費電流をリーク電流のみとするこ
とができる。例えば64にピットのCMOSスタティッ
クRAMでは数μA(10−8A)程度となる。
いわゆるスタンバイ状態とすることで、低消費電力化が
達成できる。特に回路を相補型MO8(0MO8)回路
とすることにより、消費電流をリーク電流のみとするこ
とができる。例えば64にピットのCMOSスタティッ
クRAMでは数μA(10−8A)程度となる。
しかし、第4図のチップ制御回路1において、CElを
高レベルにしてGEを低レベルにすることにより内部回
路をスタンバイ状態にしても、CE2が変化した場合に
は制御信号GEのレベルには影響がないが、インバータ
11の電源間には電流が流れてしまう。特にCE2の入
力レベルが中間電位に固定されるような状況においては
、インバータ11に直流的な電流が数mA(10−3A
)流れてしまう。この値は上記のリーク電流の約100
0倍の大きさである。半導体装置全体の消費電力は、こ
れらの電流を含めたものであるため、スタンバイ状態の
電流が大きくなってしまう。第5図においても、CE2
でスタンバイ状態にした場合にも同様にインバータI2
の電源間に電流が流れてしまうので、第4図と同じ状況
になる。
高レベルにしてGEを低レベルにすることにより内部回
路をスタンバイ状態にしても、CE2が変化した場合に
は制御信号GEのレベルには影響がないが、インバータ
11の電源間には電流が流れてしまう。特にCE2の入
力レベルが中間電位に固定されるような状況においては
、インバータ11に直流的な電流が数mA(10−3A
)流れてしまう。この値は上記のリーク電流の約100
0倍の大きさである。半導体装置全体の消費電力は、こ
れらの電流を含めたものであるため、スタンバイ状態の
電流が大きくなってしまう。第5図においても、CE2
でスタンバイ状態にした場合にも同様にインバータI2
の電源間に電流が流れてしまうので、第4図と同じ状況
になる。
これらの電流もリーク電流レベルにするためには、第4
図においては、CE2を高レベルにし、第5図において
はCElを低レベルにして、スタンバイ状態にしなけれ
ばならず、これらの半導体記憶装置を用いるシステムの
動作に制約を付加しなければならず、前記自由度が無く
なる。
図においては、CE2を高レベルにし、第5図において
はCElを低レベルにして、スタンバイ状態にしなけれ
ばならず、これらの半導体記憶装置を用いるシステムの
動作に制約を付加しなければならず、前記自由度が無く
なる。
本発明は以上の点に鑑みなされたもので、正負の両輪理
制御入力信号を有した半導体装置において、どちらの制
御入力信号を用いても、半導体装置を非活性化するとと
もに消費電力を低減化できる半導体装置の制御回路を提
供するものである。
制御入力信号を有した半導体装置において、どちらの制
御入力信号を用いても、半導体装置を非活性化するとと
もに消費電力を低減化できる半導体装置の制御回路を提
供するものである。
(問題点を解決するための手段と作用)本発明は、半導
体装置を制御するための正論理信号と負論理信号の2種
の制御入力信号を有した半導体装置の制御回路において
、前記制御入力信号の一方が入力される論理合わせ用反
転回路の電源側ノードと電源端子の間に、前記制御入力
信号の他方を入力とするMOSトランジスタを配したこ
とを特徴とする半導体装置の制御回路である。
体装置を制御するための正論理信号と負論理信号の2種
の制御入力信号を有した半導体装置の制御回路において
、前記制御入力信号の一方が入力される論理合わせ用反
転回路の電源側ノードと電源端子の間に、前記制御入力
信号の他方を入力とするMOSトランジスタを配したこ
とを特徴とする半導体装置の制御回路である。
即ち、本発明の半導体装置の制御回路は、正負の論理制
御入力信号の一方の制御入力信号の論理を、他方の入力
信号の論理と合わせるための論理反転回路の電源側ノー
ドと電源端子の間に、他方の制御入力信号をゲートに接
続したMOSトランジスタを配することにより、正負の
両輪理の制御信号のどちらを用いても半導体装置を非活
性化するとともに、消費電力の低減化を可能とするもの
である。
御入力信号の一方の制御入力信号の論理を、他方の入力
信号の論理と合わせるための論理反転回路の電源側ノー
ドと電源端子の間に、他方の制御入力信号をゲートに接
続したMOSトランジスタを配することにより、正負の
両輪理の制御信号のどちらを用いても半導体装置を非活
性化するとともに、消費電力の低減化を可能とするもの
である。
(実施例)
以下、図面を参照して本発明の一実施例を説明する。半
導体記憶装置の全体的構成は第3図の従来例と同じため
省略する。異なる部分は、チップ制御回路1である。第
1図は従来例の第4図に本発明を適用した実施例であり
、正論理制御入力信号CE2をゲート入力とするρチャ
ネルMOSトランジスタT42及びnチャネルMoSト
ランジスタT43からなるインバータ■1の正電源側ノ
ード21と正電源端子22の間に負論理制御入力信号C
Etをゲート入力とするpチャネルMOSトランジスタ
T41を配置しており、MOSトランジスタT42及び
T43からなるインバータ11で入力信号CE2の論理
を反転させた後、入力信号CEtとでノア回路11を経
てチップ内部制御信号CEを得ている。
導体記憶装置の全体的構成は第3図の従来例と同じため
省略する。異なる部分は、チップ制御回路1である。第
1図は従来例の第4図に本発明を適用した実施例であり
、正論理制御入力信号CE2をゲート入力とするρチャ
ネルMOSトランジスタT42及びnチャネルMoSト
ランジスタT43からなるインバータ■1の正電源側ノ
ード21と正電源端子22の間に負論理制御入力信号C
Etをゲート入力とするpチャネルMOSトランジスタ
T41を配置しており、MOSトランジスタT42及び
T43からなるインバータ11で入力信号CE2の論理
を反転させた後、入力信号CEtとでノア回路11を経
てチップ内部制御信号CEを得ている。
この図において、半導体記憶装置全体を活性化、つまり
制御信号CEを高レベルとするには、入力信号CErが
低レベル、入力信号GE2が高レベルとすることが必要
条件となる。このとき、入力信号CErが低レベルのた
め、MOSトランジスタT41はオンとなっているため
、インバータ11は入力信号CE2の高レベルを反転さ
せ、その出力ノードN41は低レベルとなる。よってノ
ア回路11の2つの入力がともに低レベルとなっている
ため、制御信号CEは高レベルとなる。
制御信号CEを高レベルとするには、入力信号CErが
低レベル、入力信号GE2が高レベルとすることが必要
条件となる。このとき、入力信号CErが低レベルのた
め、MOSトランジスタT41はオンとなっているため
、インバータ11は入力信号CE2の高レベルを反転さ
せ、その出力ノードN41は低レベルとなる。よってノ
ア回路11の2つの入力がともに低レベルとなっている
ため、制御信号CEは高レベルとなる。
ここで半導体記憶装置を非活性する場合を考えてみる。
まず入力信号CE1を高レベルとした場合は、ノア回路
11の入力の一方が高レベルとなっているため、その出
力GEは低レベルとなり、半導体記憶装置は非活性化さ
れる。それと同時にCErをゲート入力とするMOSト
ランジスタT41がオフとなり、インバータIxの電流
源が断たれるため、入力信号CE2がいかなるレベルと
なっていても、ここでは電力を消費しない。よって、半
導体記憶装置全体がスタンバイ状態となり、消費電力も
リークによるものだけとなり、低消費電力化が達成でき
る。次いで入力信号CE2が低レベルとなった場合は、
まず入力信号CEIが低レベルとなった時を考えると、
MQI−ランジスタT41がオンのため、インバータ1
1は入力信号CE2を反転させ、出力ノードN41を高
レベルとする。ノードN41が高レベルのため、ノア回
路11の出力CEは低レベルとなる。入力信号CErが
高レベルの時は、前述のように制御信号GEは低レベル
となる。このとき入力信号CE2が低レベルであるため
、MOSトランジスタT43はオフであるため、MOS
トランジスタT41のオン、オフにかかわらず、インバ
ータI工には電流が流れない。このように入力信号CE
2が低レベルのときも入力信号CEtの入力にかかわら
ず、半導体記憶装置全体がスタンバイ状態となり、消費
電力もリークによるものだけとなる。
11の入力の一方が高レベルとなっているため、その出
力GEは低レベルとなり、半導体記憶装置は非活性化さ
れる。それと同時にCErをゲート入力とするMOSト
ランジスタT41がオフとなり、インバータIxの電流
源が断たれるため、入力信号CE2がいかなるレベルと
なっていても、ここでは電力を消費しない。よって、半
導体記憶装置全体がスタンバイ状態となり、消費電力も
リークによるものだけとなり、低消費電力化が達成でき
る。次いで入力信号CE2が低レベルとなった場合は、
まず入力信号CEIが低レベルとなった時を考えると、
MQI−ランジスタT41がオンのため、インバータ1
1は入力信号CE2を反転させ、出力ノードN41を高
レベルとする。ノードN41が高レベルのため、ノア回
路11の出力CEは低レベルとなる。入力信号CErが
高レベルの時は、前述のように制御信号GEは低レベル
となる。このとき入力信号CE2が低レベルであるため
、MOSトランジスタT43はオフであるため、MOS
トランジスタT41のオン、オフにかかわらず、インバ
ータI工には電流が流れない。このように入力信号CE
2が低レベルのときも入力信号CEtの入力にかかわら
ず、半導体記憶装置全体がスタンバイ状態となり、消費
電力もリークによるものだけとなる。
第2図は従来例の第5図に本発明を適用した他の実施例
であり、入力信号CElをゲート入力としたMOSトラ
ンジスタT51及びT52からなるインバータ■2の接
地側ノード31と接地端子32間にnチャネルMO3t
−ランジスタT53を配している。インバータI2はC
Erの入力を反転し、その出力ノードN51とCF2を
入力とするナンド回路12及びインバータ■3で制御信
号CEを出力する。この図において、まず半導体記憶装
置を活性化するためには、第5図と同様に入力信号CE
1を低レベル、入力信号CE2を高レベルとする。つま
り、入力信号CE2を高レベルとするとMOSトランジ
スタT53はオンとなり、インバータI2に電流を供給
する。よって、インバータI2は入力信号CEtの低レ
ベルを反転させ、出力ノードN51を高レベルとする。
であり、入力信号CElをゲート入力としたMOSトラ
ンジスタT51及びT52からなるインバータ■2の接
地側ノード31と接地端子32間にnチャネルMO3t
−ランジスタT53を配している。インバータI2はC
Erの入力を反転し、その出力ノードN51とCF2を
入力とするナンド回路12及びインバータ■3で制御信
号CEを出力する。この図において、まず半導体記憶装
置を活性化するためには、第5図と同様に入力信号CE
1を低レベル、入力信号CE2を高レベルとする。つま
り、入力信号CE2を高レベルとするとMOSトランジ
スタT53はオンとなり、インバータI2に電流を供給
する。よって、インバータI2は入力信号CEtの低レ
ベルを反転させ、出力ノードN51を高レベルとする。
ノードN51、信号CE2がともに高レベルとなるとナ
ンド回路12及びインバータI3により、制御信号CE
は高レベルとなり、半導体記憶装置が活性化される。
ンド回路12及びインバータI3により、制御信号CE
は高レベルとなり、半導体記憶装置が活性化される。
ここで半導体記憶装置を非活性化させる場合を考えてみ
ると、まず入力信号CE2を低レベルとした時は、ナン
ド回路12の一方が低レベルとなっているため、ナンド
回路12及びインバータI3により、制御出力CEは低
レベルとなり、半導体記憶装置は非活性となる。それと
ともに、入力信号CE2をゲート入力としているMOS
トランジスタT53がオフのため、入力信号C,Erの
入力のいかんにかかわらず、インバータI2には電流が
流れない。よって半導体記憶装置全体が非活性化すると
ともに、消vt電流もリークによるものだけとなり、低
消費電力化が達成できる。次いで入力信号CE1が高レ
ベルとなった場合は、まず入力信号CE2が高レベルの
ときは、トランジスタT53がオンとなっているため、
インバータI2は入力信号CE1を反転させ、その出力
ノードN51を低レベルとする。ノードN51が低レベ
ルとなると、ナンド回路12及びインバータ■3により
制御信号CEは低レベルとなり、半導体記憶装置は非活
性となる。入力信号CE2が低レベルのときは前述した
ように半導体記憶装置は非活性となる。ここで入力信号
CE1が高レベルのときには、pチャネルMOSトラン
ジスタT51がオフとなり、電流を流さないため、CF
2の入力レベルのいかんにかかわらず、この回路での消
費電力もリークによるものだけとなる。
ると、まず入力信号CE2を低レベルとした時は、ナン
ド回路12の一方が低レベルとなっているため、ナンド
回路12及びインバータI3により、制御出力CEは低
レベルとなり、半導体記憶装置は非活性となる。それと
ともに、入力信号CE2をゲート入力としているMOS
トランジスタT53がオフのため、入力信号C,Erの
入力のいかんにかかわらず、インバータI2には電流が
流れない。よって半導体記憶装置全体が非活性化すると
ともに、消vt電流もリークによるものだけとなり、低
消費電力化が達成できる。次いで入力信号CE1が高レ
ベルとなった場合は、まず入力信号CE2が高レベルの
ときは、トランジスタT53がオンとなっているため、
インバータI2は入力信号CE1を反転させ、その出力
ノードN51を低レベルとする。ノードN51が低レベ
ルとなると、ナンド回路12及びインバータ■3により
制御信号CEは低レベルとなり、半導体記憶装置は非活
性となる。入力信号CE2が低レベルのときは前述した
ように半導体記憶装置は非活性となる。ここで入力信号
CE1が高レベルのときには、pチャネルMOSトラン
ジスタT51がオフとなり、電流を流さないため、CF
2の入力レベルのいかんにかかわらず、この回路での消
費電力もリークによるものだけとなる。
なお、本発明は実施例のみに限らず種々の応用が可能で
ある。例えばここでは、正負両輪理の制御信号゛を持つ
半導体記憶装置について述べたが、これは記4!1@H
に限定されるものでなく、正負の両輪理の制御信号を持
つ半導体装置全てに同じことがいえるのはもちろんのこ
とである。
ある。例えばここでは、正負両輪理の制御信号゛を持つ
半導体記憶装置について述べたが、これは記4!1@H
に限定されるものでなく、正負の両輪理の制御信号を持
つ半導体装置全てに同じことがいえるのはもちろんのこ
とである。
[発明の効果コ
以上述べたように、正負の論理入力信号の一方の論理を
反転させるための回路の電源端子側ノードと電源端子間
に他方の入力信号をゲート入力とするMoSトランジス
タを配することにより、半導体装置を非活性化するため
のいかなる入力が入力されても、半導体装置内部を非活
性化し、消費電力をリークによるものだけにするのみな
らず、制御回路自身の消費電力もリークによるものだけ
にすることができるため、正負のどちらの論理入力信号
を用いて半導体装置を非活性化できるとともに低消費電
力化が達成できるものである。
反転させるための回路の電源端子側ノードと電源端子間
に他方の入力信号をゲート入力とするMoSトランジス
タを配することにより、半導体装置を非活性化するため
のいかなる入力が入力されても、半導体装置内部を非活
性化し、消費電力をリークによるものだけにするのみな
らず、制御回路自身の消費電力もリークによるものだけ
にすることができるため、正負のどちらの論理入力信号
を用いて半導体装置を非活性化できるとともに低消費電
力化が達成できるものである。
第1図は本発明の一実施例の回路図、第2図は開俵の実
施例の回路図、第3図は半導体記憶装置の構成図、第4
図、第5図は同構成のチップ制御回路図である。 1・・・チップ制御回路、11・・・ノア回路、12・
・・アンド回路、I!〜I3・・・インバータ。 第1図
施例の回路図、第3図は半導体記憶装置の構成図、第4
図、第5図は同構成のチップ制御回路図である。 1・・・チップ制御回路、11・・・ノア回路、12・
・・アンド回路、I!〜I3・・・インバータ。 第1図
Claims (5)
- (1)半導体装置を制御するための正論理信号と負論理
信号の2種の制御入力信号を有した半導体装置の制御回
路において、前記制御入力信号の一方が入力される論理
合わせ用反転回路の電源側ノードと電源端子の間に、前
記制御入力信号の他方を入力とするMOSトランジスタ
を配したことを特徴とする半導体装置の制御回路。 - (2)前記一方の制御入力信号が入力される反転回路の
接地側ノードと接地端子の間にMOSトランジスタを配
する場合は、一方の制御入力信号を入力とするnチャネ
ルMOSトランジスタを配したことを特徴とする特許請
求の範囲第1項記載の半導体装置の制御回路。 - (3)前記他方の制御入力信号が入力される反転回路の
正電源側ノードと正電源端子の間にMOSトランジスタ
を配する場合は、前記一方の制御入力信号を入力とする
pチャネルMOSトランジスタを配したことを特徴とす
る特許請求の範囲第1項記載の半導体装置の制御回路。 - (4)前記一方の制御入力信号と、前記論理合わせ用反
転回路の出力が供給されるゲート回路の出力で前記半導
体装置が活性化または非活性化されることを特徴とする
特許請求の範囲第1項記載の半導体装置の制御回路。 - (5)前記半導体装置が半導体記憶装置であることを特
徴とする特許請求の範囲第1項ないし第4項のいずれか
1つの項記載の半導体装置の制御回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62275471A JPH063679B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の制御回路 |
US07/261,066 US4950926A (en) | 1987-10-30 | 1988-10-24 | Control signal output circuit |
KR1019880014144A KR890007286A (ko) | 1987-10-30 | 1988-10-29 | 제어신호 출력회로 |
KR2019960011967U KR960005797Y1 (ko) | 1987-10-30 | 1996-05-15 | 반도체장치의 제어회로(control circuit of semiconductor device) |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62275471A JPH063679B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01118289A true JPH01118289A (ja) | 1989-05-10 |
JPH063679B2 JPH063679B2 (ja) | 1994-01-12 |
Family
ID=17556000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62275471A Expired - Fee Related JPH063679B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の制御回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4950926A (ja) |
JP (1) | JPH063679B2 (ja) |
KR (1) | KR890007286A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5097158A (en) * | 1990-10-23 | 1992-03-17 | National Semiconductor Corporation | Digital noise feedthrough reducer and synchronizer for mixed-signal integrated circuit |
JPH04297118A (ja) * | 1991-01-21 | 1992-10-21 | Fujitsu Ltd | パルス発生回路及びパルス発生回路を備える半導体装置 |
JP2581387B2 (ja) * | 1992-12-28 | 1997-02-12 | 日本電気株式会社 | 入力増幅回路 |
USD580551S1 (en) * | 2007-02-01 | 2008-11-11 | Zimmer Spine, Inc. | Spinal implant |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59160883A (ja) * | 1983-03-01 | 1984-09-11 | Nec Corp | メモリ回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3862440A (en) * | 1972-09-14 | 1975-01-21 | Tokyo Shibaura Electric Co | Pulse transforming circuit arrangements using a clock pulse responsive delayed inverter means |
JPS588588B2 (ja) * | 1975-05-28 | 1983-02-16 | 株式会社日立製作所 | 半導体集積回路 |
JPS61191114A (ja) * | 1985-02-19 | 1986-08-25 | Nec Corp | パルス発生回路 |
JPH0693616B2 (ja) * | 1986-07-21 | 1994-11-16 | 沖電気工業株式会社 | リセツト回路 |
JPH07462A (ja) * | 1993-06-17 | 1995-01-06 | Takenaka Komuten Co Ltd | 院内感染防止方法 |
-
1987
- 1987-10-30 JP JP62275471A patent/JPH063679B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-24 US US07/261,066 patent/US4950926A/en not_active Expired - Fee Related
- 1988-10-29 KR KR1019880014144A patent/KR890007286A/ko not_active Application Discontinuation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59160883A (ja) * | 1983-03-01 | 1984-09-11 | Nec Corp | メモリ回路 |
Also Published As
Publication number | Publication date |
---|---|
KR890007286A (ko) | 1989-06-19 |
US4950926A (en) | 1990-08-21 |
JPH063679B2 (ja) | 1994-01-12 |
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