JPH11203870A - I/oクランプ回路を備えた半導体装置 - Google Patents
I/oクランプ回路を備えた半導体装置Info
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- JPH11203870A JPH11203870A JP10000109A JP10998A JPH11203870A JP H11203870 A JPH11203870 A JP H11203870A JP 10000109 A JP10000109 A JP 10000109A JP 10998 A JP10998 A JP 10998A JP H11203870 A JPH11203870 A JP H11203870A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Abstract
(57)【要約】
【課題】 アクティブ時にもI/O線対の電位をクラン
プできるようなI/Oクランプ回路を備えた半導体装置
を提供する。 【解決手段】 クランプ回路30によってI/O線対2
1の電位をVcc2−Vthに規定し、nチャネルMO
Sトランジスタ51とpチャネルMOSトランジスタ5
2,53からなるカレントミラー回路と定電流源54と
によってクランプ電圧を発生し、I/O線対21の間に
直列接続されたpチャネルMOSトランジスタ55,5
6を介してI/O線対21をクランプする。
プできるようなI/Oクランプ回路を備えた半導体装置
を提供する。 【解決手段】 クランプ回路30によってI/O線対2
1の電位をVcc2−Vthに規定し、nチャネルMO
Sトランジスタ51とpチャネルMOSトランジスタ5
2,53からなるカレントミラー回路と定電流源54と
によってクランプ電圧を発生し、I/O線対21の間に
直列接続されたpチャネルMOSトランジスタ55,5
6を介してI/O線対21をクランプする。
Description
【0001】
【発明の属する技術分野】この発明はI/Oクランプ回
路を備えた半導体装置に関し、特に、DRAMに含まれ
ているセンスアンプの出力信号をプリアンプに与えるた
めのI/O線対のプルアップまたはプルダウンされたノ
ードをクランプするI/Oクランプ回路を備えた半導体
装置に関する。
路を備えた半導体装置に関し、特に、DRAMに含まれ
ているセンスアンプの出力信号をプリアンプに与えるた
めのI/O線対のプルアップまたはプルダウンされたノ
ードをクランプするI/Oクランプ回路を備えた半導体
装置に関する。
【0002】
【従来の技術】図8は従来のDRAMのI/O線クラン
プ回路の電気回路図である。図8において、I/O線対
の一端側には複数のトランスファーゲート20を介して
複数のセンスアンプ10が接続されている。トランスフ
ァーゲート20は列選択線信号に応じてオン,オフす
る。I/O線対21の他端はプリアンプ12の入力に接
続されている。プリアンプ12はI/O線対21が比較
的長いため容量が大きく、またセンスアンプ10の駆動
能力が小さいため、I/O線対21に接続される信号を
増幅する。プリアンプ12はアナログ回路であり、入力
バイアスを適正に設定する必要があるので、I/O線対
21間にはプルアップ回路30が接続される。プルアッ
プ回路30は通常2個のMOSトランジスタを直列接続
して構成される。プルアップ回路30は“H”レベルの
リード信号,ライト信号またはスタンバイ信号がNOR
ゲート31に入力されると、このNORゲート31の出
力によりオフする。
プ回路の電気回路図である。図8において、I/O線対
の一端側には複数のトランスファーゲート20を介して
複数のセンスアンプ10が接続されている。トランスフ
ァーゲート20は列選択線信号に応じてオン,オフす
る。I/O線対21の他端はプリアンプ12の入力に接
続されている。プリアンプ12はI/O線対21が比較
的長いため容量が大きく、またセンスアンプ10の駆動
能力が小さいため、I/O線対21に接続される信号を
増幅する。プリアンプ12はアナログ回路であり、入力
バイアスを適正に設定する必要があるので、I/O線対
21間にはプルアップ回路30が接続される。プルアッ
プ回路30は通常2個のMOSトランジスタを直列接続
して構成される。プルアップ回路30は“H”レベルの
リード信号,ライト信号またはスタンバイ信号がNOR
ゲート31に入力されると、このNORゲート31の出
力によりオフする。
【0003】さらに、I/O線対21にはスタンバイ時
に電源電圧の負バンプによりI/O線対21に電荷が残
らないように、クランプ回路40が接続されている。ク
ランプ回路40はチャネル長Lが比較的長く供給能力が
非常に小さいnチャネルMOSトランジスタ41と、比
較的供給能力の大きなpチャネルMOSトランジスタ4
2,43とが電源と接地間に直列接続されたクランプ信
号発生回路と、I/O線対21間に直列接続された2個
のnチャネルMOSトランジスタ44,45とを含む。
なお、クランプ発生回路は2個のnチャネルMOSトラ
ンジスタが直列接続されているが、クランプ電圧に応じ
て段数が変更される。
に電源電圧の負バンプによりI/O線対21に電荷が残
らないように、クランプ回路40が接続されている。ク
ランプ回路40はチャネル長Lが比較的長く供給能力が
非常に小さいnチャネルMOSトランジスタ41と、比
較的供給能力の大きなpチャネルMOSトランジスタ4
2,43とが電源と接地間に直列接続されたクランプ信
号発生回路と、I/O線対21間に直列接続された2個
のnチャネルMOSトランジスタ44,45とを含む。
なお、クランプ発生回路は2個のnチャネルMOSトラ
ンジスタが直列接続されているが、クランプ電圧に応じ
て段数が変更される。
【0004】図9は図8に示したI/Oクランプ回路の
動作を説明するためのタイムチャートである。次に、図
9を参照しながら、図8に示したI/Oクランプ回路の
動作について説明する。
動作を説明するためのタイムチャートである。次に、図
9を参照しながら、図8に示したI/Oクランプ回路の
動作について説明する。
【0005】図9(a)に示すように、スタンバイ信号
が“H”レベルの期間、すなわちスタンバイ状態ではた
とえば時刻T1で電源電圧がVcc1からVcc2に変
化し、時刻T2でVcc2からVcc1に変化したもの
とすると、クランプ回路40の働きによりI/O線対2
1の電位は図9(d)に示すように2Vthpに保たれ
る。
が“H”レベルの期間、すなわちスタンバイ状態ではた
とえば時刻T1で電源電圧がVcc1からVcc2に変
化し、時刻T2でVcc2からVcc1に変化したもの
とすると、クランプ回路40の働きによりI/O線対2
1の電位は図9(d)に示すように2Vthpに保たれ
る。
【0006】時刻T3でスタンバイ信号が“H”レベル
から“L”レベルに切換わってアクティブ状態になった
とすると、nチャネルMOSトランジスタ44,45は
オフし、NORゲート31の出力が“H”レベルになっ
てプルアップ回路30が動作することにより、I/O線
対21の電位はVcc1−Vthになる。
から“L”レベルに切換わってアクティブ状態になった
とすると、nチャネルMOSトランジスタ44,45は
オフし、NORゲート31の出力が“H”レベルになっ
てプルアップ回路30が動作することにより、I/O線
対21の電位はVcc1−Vthになる。
【0007】時刻T4で図9(b)に示すリード信号が
“H”レベルになったとすると、プルアップ回路30は
オフし、いずれかの列選択線が選択され、選択されたセ
ンスアンプ10のデータがトランスファーゲート20を
介してI/O線対21上に現れる。また、プリアンプ1
2の入力バイアスは適正な値(Vcc1−Vth)にな
っている。
“H”レベルになったとすると、プルアップ回路30は
オフし、いずれかの列選択線が選択され、選択されたセ
ンスアンプ10のデータがトランスファーゲート20を
介してI/O線対21上に現れる。また、プリアンプ1
2の入力バイアスは適正な値(Vcc1−Vth)にな
っている。
【0008】
【発明が解決しようとする課題】次に、アクティブ状態
で電源電圧Vccが変動した場合について説明する。時
刻T5で電源電圧VccがVcc1からVcc2に変動
したとすると、I/O線対21の電位はプルアップ回路
30の働きにより、Vcc2−Vthに上がる。次に、
時刻T6で電源電圧VccがVcc2からVcc1に戻
ったとすると、プルアップ回路30はI/O線対21の
電位を上昇させる方向のみに作用する単方向性であり、
またクランプ回路40は動作していないので、I/O線
対21には図9(d)に示すように、Vcc2−Vth
の電位が残ってしまう。その後、時刻T7でリードが行
なわれたとすると、Vcc2−Vthを基準にI/O線
対21が開かれる。ここで、プリアンプ12にとって最
適な入力バイアスはVcc1−Vthであるため、プリ
アンプ12の動作マージンを損なってしまうという問題
点がある。
で電源電圧Vccが変動した場合について説明する。時
刻T5で電源電圧VccがVcc1からVcc2に変動
したとすると、I/O線対21の電位はプルアップ回路
30の働きにより、Vcc2−Vthに上がる。次に、
時刻T6で電源電圧VccがVcc2からVcc1に戻
ったとすると、プルアップ回路30はI/O線対21の
電位を上昇させる方向のみに作用する単方向性であり、
またクランプ回路40は動作していないので、I/O線
対21には図9(d)に示すように、Vcc2−Vth
の電位が残ってしまう。その後、時刻T7でリードが行
なわれたとすると、Vcc2−Vthを基準にI/O線
対21が開かれる。ここで、プリアンプ12にとって最
適な入力バイアスはVcc1−Vthであるため、プリ
アンプ12の動作マージンを損なってしまうという問題
点がある。
【0009】このように、従来例のクランプ回路では、
スタンバイ時のVcc変動に対しては効果があるが、ア
クティブ時のVcc変動に対しては効果がなかった。
スタンバイ時のVcc変動に対しては効果があるが、ア
クティブ時のVcc変動に対しては効果がなかった。
【0010】それゆえに、この発明の主たる目的は、ア
クティブ時にもI/O線対の電位をクランプできるよう
なI/Oクランプ回路を備えた半導体装置を提供するこ
とである。
クティブ時にもI/O線対の電位をクランプできるよう
なI/Oクランプ回路を備えた半導体装置を提供するこ
とである。
【0011】
【課題を解決するための手段】請求項1に係る発明は、
センスアンプの出力信号をプリアンプに与えるためのI
/O線対に接続されるI/Oクランプ回路を備えた半導
体装置であって、アクティブ時にI/O線対の電位を規
定の電位にクランプさせるためのカレントミラー回路を
含む。
センスアンプの出力信号をプリアンプに与えるためのI
/O線対に接続されるI/Oクランプ回路を備えた半導
体装置であって、アクティブ時にI/O線対の電位を規
定の電位にクランプさせるためのカレントミラー回路を
含む。
【0012】請求項2に係る発明では、請求項1のI/
Oクランプ回路は、第1の電極と入力電極が第1の基準
電位に接続された第1の導電形式の第1のMOSトラン
ジスタと、この第1のMOSトランジスタを介して第1
の基準電位に接続され、第2の導電形式の第2および第
3のトランジスタを含むカレントミラー回路と、I/O
線対の間に直列接続され、カレントミラー回路から与え
られるクランプ電位信号に応じて、I/O線対をクラン
プさせるための第2の導電形式からなる第4および第5
のトランジスタを有するクランプ回路を含む。
Oクランプ回路は、第1の電極と入力電極が第1の基準
電位に接続された第1の導電形式の第1のMOSトラン
ジスタと、この第1のMOSトランジスタを介して第1
の基準電位に接続され、第2の導電形式の第2および第
3のトランジスタを含むカレントミラー回路と、I/O
線対の間に直列接続され、カレントミラー回路から与え
られるクランプ電位信号に応じて、I/O線対をクラン
プさせるための第2の導電形式からなる第4および第5
のトランジスタを有するクランプ回路を含む。
【0013】請求項3に係る発明では、請求項2のカレ
ントミラー回路は、第2のトランジスタの第1の電極が
第1のトランジスタの第2の電極に接続され、入力電極
と第2の電極が第3のトランジスタの入力電極に接続さ
れ、第3のトランジスタの第1の電極が第4および第5
のトランジスタの接続点に接続され、第2の電極が基準
電位に接続され、さらに第2のトランジスタの第2の電
極と第2の基準電位との間に接続される定電流源を含
む。
ントミラー回路は、第2のトランジスタの第1の電極が
第1のトランジスタの第2の電極に接続され、入力電極
と第2の電極が第3のトランジスタの入力電極に接続さ
れ、第3のトランジスタの第1の電極が第4および第5
のトランジスタの接続点に接続され、第2の電極が基準
電位に接続され、さらに第2のトランジスタの第2の電
極と第2の基準電位との間に接続される定電流源を含
む。
【0014】請求項4に係る発明では、請求項3の定電
流源に代えて抵抗が接続される。請求項5に係る発明で
は、さらに第3のトランジスタの第1の電極と第1の基
準電位との間にダイオード接続されるプルアップ用の第
6のトランジスタを含む。
流源に代えて抵抗が接続される。請求項5に係る発明で
は、さらに第3のトランジスタの第1の電極と第1の基
準電位との間にダイオード接続されるプルアップ用の第
6のトランジスタを含む。
【0015】請求項6に係る発明では、さらに第1の基
準電位と第2および第3のトランジスタのそれぞれの入
力電極との間に接続され、クランプ回路の電圧変動に対
する追従性を向上させるためのカップリングコンデンサ
を含む。
準電位と第2および第3のトランジスタのそれぞれの入
力電極との間に接続され、クランプ回路の電圧変動に対
する追従性を向上させるためのカップリングコンデンサ
を含む。
【0016】請求項7に係る発明では、I/Oクランプ
回路は複数のI/O線対に対して1つ設けられる。
回路は複数のI/O線対に対して1つ設けられる。
【0017】
【発明の実施の形態】図1はこの発明の一実施形態が適
用されるDRAMの全体の構成を示す概略ブロック図で
ある。
用されるDRAMの全体の構成を示す概略ブロック図で
ある。
【0018】図1において、外部から入力されるロウア
ドレスストローブ信号/RASは/RSバッファ1に入
力されて内部/RAS信号が作られ、アドレス制御回路
4に与えられる。アドレス制御回路4は内部/RAS信
号に基づいた、外部から入力されたロウアドレス信号を
アドレスバッファ7に取込み、アドレスバッファ7から
Xアドレス信号がロウデコーダ11に与えられ、メモリ
セル8のXアドレスが指定される。
ドレスストローブ信号/RASは/RSバッファ1に入
力されて内部/RAS信号が作られ、アドレス制御回路
4に与えられる。アドレス制御回路4は内部/RAS信
号に基づいた、外部から入力されたロウアドレス信号を
アドレスバッファ7に取込み、アドレスバッファ7から
Xアドレス信号がロウデコーダ11に与えられ、メモリ
セル8のXアドレスが指定される。
【0019】ロウアドレスストローブ信号/RASが取
込まれてから、カラムアドレスストローブ信号/CAS
が/CASバッファ2に取込まれ、内部/CAS信号に
変換されて、アドレス制御回路4と書込制御回路5と読
出制御回路6に入力される。アドレス制御回路4は内部
/CAS信号に応じて、外部から入力されるカラムアド
レス信号をアドレスバッファ7に取込む。アドレスバッ
ファ7はカラムアドレス信号に基づいて、Yアドレス信
号をカラムデコーダ9に与え、カラムデコーダ9はメモ
リセル8のYアドレスを指定する。
込まれてから、カラムアドレスストローブ信号/CAS
が/CASバッファ2に取込まれ、内部/CAS信号に
変換されて、アドレス制御回路4と書込制御回路5と読
出制御回路6に入力される。アドレス制御回路4は内部
/CAS信号に応じて、外部から入力されるカラムアド
レス信号をアドレスバッファ7に取込む。アドレスバッ
ファ7はカラムアドレス信号に基づいて、Yアドレス信
号をカラムデコーダ9に与え、カラムデコーダ9はメモ
リセル8のYアドレスを指定する。
【0020】リード/ライトを区別するための書込イネ
ーブル信号/WEは、/WEバッファ3に取込まれ、内
部/WE信号が生成される。この/WE信号は“L”レ
ベルになると、書込制御回路5が能動化され、入力バッ
ファ14に入力されたデータが書込ドライバ15を介し
てメモリセル8に書込まれる。読出時には、書込イネー
ブル信号/WEが“H”レベルになり、読出制御回路6
はプリアンプ12と出力バッファ13を活性化し、メモ
リセル8からデータが読出され、センスアンプ10から
プリアンプ12および出力バッファ13を介して出力さ
れる。センスアンプ10とプリアンプ12とを接続する
I/O線対21にはI/Oクランプ回路50が接続され
る。
ーブル信号/WEは、/WEバッファ3に取込まれ、内
部/WE信号が生成される。この/WE信号は“L”レ
ベルになると、書込制御回路5が能動化され、入力バッ
ファ14に入力されたデータが書込ドライバ15を介し
てメモリセル8に書込まれる。読出時には、書込イネー
ブル信号/WEが“H”レベルになり、読出制御回路6
はプリアンプ12と出力バッファ13を活性化し、メモ
リセル8からデータが読出され、センスアンプ10から
プリアンプ12および出力バッファ13を介して出力さ
れる。センスアンプ10とプリアンプ12とを接続する
I/O線対21にはI/Oクランプ回路50が接続され
る。
【0021】図2はこの発明の一実施形態のI/Oクラ
ンプ回路を示す回路図である。この実施形態では、図7
に示したI/Oクランプ回路40に代えて図2に示した
I/Oクランプ回路50がI/Oビット線対21に接続
される。また、I/O線対21にはプルアップ回路30
が接続されている。このプルアップ回路30は単方向素
子となるので、I/O線対21に対して充電することが
できるが、放電することはできない。このために、クラ
ンプ回路50はI/O線対21に接続され、I/O線対
21の電位が何らかの原因で上がりすぎたとき、I/O
線対21の電位を適正な値に保つ。
ンプ回路を示す回路図である。この実施形態では、図7
に示したI/Oクランプ回路40に代えて図2に示した
I/Oクランプ回路50がI/Oビット線対21に接続
される。また、I/O線対21にはプルアップ回路30
が接続されている。このプルアップ回路30は単方向素
子となるので、I/O線対21に対して充電することが
できるが、放電することはできない。このために、クラ
ンプ回路50はI/O線対21に接続され、I/O線対
21の電位が何らかの原因で上がりすぎたとき、I/O
線対21の電位を適正な値に保つ。
【0022】I/Oクランプ回路50はnチャネルMO
Sトランジスタ51とpチャネルMOSトランジスタ5
2,53と定電流源54とを含み、pチャネルMOSト
ランジスタ55,56を介してI/O線対21に接続さ
れる。nチャネルMOSトランジスタ51は比較的大き
なサイズに設定されていて、定電流源54の流す電流よ
りも十分な電流供給能力を有していて、そのドレインと
ゲートは電源ラインに接続されている。
Sトランジスタ51とpチャネルMOSトランジスタ5
2,53と定電流源54とを含み、pチャネルMOSト
ランジスタ55,56を介してI/O線対21に接続さ
れる。nチャネルMOSトランジスタ51は比較的大き
なサイズに設定されていて、定電流源54の流す電流よ
りも十分な電流供給能力を有していて、そのドレインと
ゲートは電源ラインに接続されている。
【0023】pチャネルMOSトランジスタ52と53
はカレントミラー回路を構成しており、pチャネルMO
Sトランジスタ52のソースはnチャネルMOSトラン
ジスタ51のソースに接続され、pチャネルMOSトラ
ンジスタ52のドレインとゲートはpチャネルMOSト
ランジスタ53のゲートに接続されるとともに定電流源
54に接続される。pチャネルMOSトランジスタ53
のドレインは接地され、ソースはpチャネルMOSトラ
ンジスタ55のドレインとpチャネルMOSトランジス
タ56のソースに接続され、pチャネルMOSトランジ
スタ55のソースはI/O線対21の一方のI/O線に
接続され、pチャネルMOSトランジスタ56のドレイ
ンはI/O線対21の他方のI/O線に接続される。
はカレントミラー回路を構成しており、pチャネルMO
Sトランジスタ52のソースはnチャネルMOSトラン
ジスタ51のソースに接続され、pチャネルMOSトラ
ンジスタ52のドレインとゲートはpチャネルMOSト
ランジスタ53のゲートに接続されるとともに定電流源
54に接続される。pチャネルMOSトランジスタ53
のドレインは接地され、ソースはpチャネルMOSトラ
ンジスタ55のドレインとpチャネルMOSトランジス
タ56のソースに接続され、pチャネルMOSトランジ
スタ55のソースはI/O線対21の一方のI/O線に
接続され、pチャネルMOSトランジスタ56のドレイ
ンはI/O線対21の他方のI/O線に接続される。
【0024】図3は図2のノードAの放電能力を説明す
るための図であり、図4はこの発明の一実施形態の動作
を説明するためのタイムチャートである。
るための図であり、図4はこの発明の一実施形態の動作
を説明するためのタイムチャートである。
【0025】次に、図3および図4を参照しながら図2
に示したI/Oクランプ回路の動作について説明する。
nチャネルMOSトランジスタ51は比較的大きなサイ
ズに設定されているので、定電流源54の流す電流より
も十分な電流供給能力があり、ノードAはVcc−Vt
hになる。この電位はpチャネルMOSトランジスタ5
2と53とからなるカレントミラー回路によってミラー
され、pチャネルMOSトランジスタ53の放電特性が
決定される。
に示したI/Oクランプ回路の動作について説明する。
nチャネルMOSトランジスタ51は比較的大きなサイ
ズに設定されているので、定電流源54の流す電流より
も十分な電流供給能力があり、ノードAはVcc−Vt
hになる。この電位はpチャネルMOSトランジスタ5
2と53とからなるカレントミラー回路によってミラー
され、pチャネルMOSトランジスタ53の放電特性が
決定される。
【0026】ここで、ミラー比をmとし、定電流源54
の電流をIcとすると、図3に示すような放電特性とな
る。ここで、電流の向きはpチャネルMOSトランジス
タ53の接地側に流れ込む向きを正としている。図3に
示すように、ノードAの放電特性はノードAの電位がV
cc−Vthを境として、それより低い場合にはほとん
ど放電せず、高い場合には放電する。
の電流をIcとすると、図3に示すような放電特性とな
る。ここで、電流の向きはpチャネルMOSトランジス
タ53の接地側に流れ込む向きを正としている。図3に
示すように、ノードAの放電特性はノードAの電位がV
cc−Vthを境として、それより低い場合にはほとん
ど放電せず、高い場合には放電する。
【0027】次に、図4を参照して全体の動作について
説明する。スタンバイ状態で、たとえば時刻T1で電源
電圧Vccが図4(b)に示すようにVcc1からVc
c2に変化したとすると、プルアップ回路30によりI
/O線対21の電位は図4(c)に示すようにVcc2
−Vthになる。このとき、クランプ回路30はI/O
線対21の電位がVcc2−Vth以上で働くので、I
/O線対21の電位はVcc2−Vthに保たれる。
説明する。スタンバイ状態で、たとえば時刻T1で電源
電圧Vccが図4(b)に示すようにVcc1からVc
c2に変化したとすると、プルアップ回路30によりI
/O線対21の電位は図4(c)に示すようにVcc2
−Vthになる。このとき、クランプ回路30はI/O
線対21の電位がVcc2−Vth以上で働くので、I
/O線対21の電位はVcc2−Vthに保たれる。
【0028】次に、時刻T2で電源電圧VccがVcc
2からVcc1に変化したとすると、I/O線対21の
電位がVcc1−Vth以上で働くので、クランプ回路
30の働きにより、I/O線対21の電位はVcc1−
Vthに落ちつく。また、アクティブ状態でも同様に電
源電圧Vccの変化に追従して、I/O線対21の電位
が適正な値になる。したがって、電源電圧Vccの変動
が起こったときの読出、たとえば時刻T7における読出
においても、Vcc−Vthを基準にI/O線対が開
き、常にプリアンプ12の入力バイアスは適正な値にな
る。したがって、スタンバイ時だけでなく、アクティブ
時も働くクランプ回路50を実現できる。
2からVcc1に変化したとすると、I/O線対21の
電位がVcc1−Vth以上で働くので、クランプ回路
30の働きにより、I/O線対21の電位はVcc1−
Vthに落ちつく。また、アクティブ状態でも同様に電
源電圧Vccの変化に追従して、I/O線対21の電位
が適正な値になる。したがって、電源電圧Vccの変動
が起こったときの読出、たとえば時刻T7における読出
においても、Vcc−Vthを基準にI/O線対が開
き、常にプリアンプ12の入力バイアスは適正な値にな
る。したがって、スタンバイ時だけでなく、アクティブ
時も働くクランプ回路50を実現できる。
【0029】なお、図2に示す定電流源54に代えて抵
抗を用いるようにしてもよい。抵抗としては、拡散抵抗
やプル抵抗やトランジスタ抵抗などを使用することがで
きる。
抗を用いるようにしてもよい。抵抗としては、拡散抵抗
やプル抵抗やトランジスタ抵抗などを使用することがで
きる。
【0030】図5はこの発明の他の実施形態におけるク
ランプ電圧発生回路を示す回路図である。図5におい
て、図2に示したクランプ電圧発生回路のpチャネルM
OSトランジスタ53のソースと電源との間にnチャネ
ルMOSトランジスタ57が直列接続される。このよう
にnチャネルMOSトランジスタ57を設けることによ
り、電源投入時にノードAを素早く安定化できるという
特徴がある。
ランプ電圧発生回路を示す回路図である。図5におい
て、図2に示したクランプ電圧発生回路のpチャネルM
OSトランジスタ53のソースと電源との間にnチャネ
ルMOSトランジスタ57が直列接続される。このよう
にnチャネルMOSトランジスタ57を設けることによ
り、電源投入時にノードAを素早く安定化できるという
特徴がある。
【0031】図6はさらに他の実施形態におけるクラン
プ電圧発生回路を示す回路図である。この図6に示した
例は、図2に示したクランプ電圧発生回路のpチャネル
MOSトランジスタ52,53の各ゲートと電源端子と
の間にカップリングコンデンサ58を接続したものであ
る。このようにカップリングコンデンサ58を設けるこ
とにより、電源電圧Vccの変動に対する追従性を向上
できる。
プ電圧発生回路を示す回路図である。この図6に示した
例は、図2に示したクランプ電圧発生回路のpチャネル
MOSトランジスタ52,53の各ゲートと電源端子と
の間にカップリングコンデンサ58を接続したものであ
る。このようにカップリングコンデンサ58を設けるこ
とにより、電源電圧Vccの変動に対する追従性を向上
できる。
【0032】図7はさらに他の実施形態のクランプ電圧
発生回路を示す回路図である。この例は、電源端子側に
定電流源54を設け、カレントミラー回路をnチャネル
MOSトランジスタ61と62で構成し、このカレント
ミラー回路をpチャネルMOSトランジスタ63を介し
て接地するように構成したものである。
発生回路を示す回路図である。この例は、電源端子側に
定電流源54を設け、カレントミラー回路をnチャネル
MOSトランジスタ61と62で構成し、このカレント
ミラー回路をpチャネルMOSトランジスタ63を介し
て接地するように構成したものである。
【0033】さらに、図2に示したクランプ回路50を
複数のI/O線対に対して1つ配置することにより、そ
れぞれ配置した場合に比べて消費電力を低減できるとい
う効果がある。
複数のI/O線対に対して1つ配置することにより、そ
れぞれ配置した場合に比べて消費電力を低減できるとい
う効果がある。
【0034】
【発明の効果】以上のように、この発明によれば、アク
ティブ時にI/O線対の電位を規定の電位にクランプさ
せるためのカレントミラー回路を含むI/Oクランプ回
路を設けたことによって、アクティブ時にもI/O線対
の電位をクランプすることできる。
ティブ時にI/O線対の電位を規定の電位にクランプさ
せるためのカレントミラー回路を含むI/Oクランプ回
路を設けたことによって、アクティブ時にもI/O線対
の電位をクランプすることできる。
【図1】 この発明の一実施形態が適用されるDRAM
の全体の構成を示すブロック図である。
の全体の構成を示すブロック図である。
【図2】 この発明の一実施形態のI/Oクランプ回路
を示す回路図である。
を示す回路図である。
【図3】 図2に示したノードAの放電能力を説明する
ための図である。
ための図である。
【図4】 この発明の一実施形態の動作を説明するため
のタイムチャートである。
のタイムチャートである。
【図5】 この発明の他の実施形態におけるクランプ電
圧発生回路を示す回路図である。
圧発生回路を示す回路図である。
【図6】 この発明のさらに他の実施形態におけるクラ
ンプ電圧発生回路を示す回路図である。
ンプ電圧発生回路を示す回路図である。
【図7】 さらに、この発明の他の実施形態におけるク
ランプ電圧発生回路を示す回路図である。
ランプ電圧発生回路を示す回路図である。
【図8】 従来のDRAMにおけるI/O線対クランプ
回路を示す回路図である。
回路を示す回路図である。
【図9】 図8に示したI/Oクランプ回路の動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
10 センスアンプ、12 プリアンプ、20 トラン
スファーゲート、21I/O線対、30 プルアップ回
路、32 NORゲート、50 クランプ回路、51,
57,61,62 nチャネルMOSトランジスタ、5
2,53,55,56,63 pチャネルMOSトラン
ジスタ、58 カップリングコンデンサ。
スファーゲート、21I/O線対、30 プルアップ回
路、32 NORゲート、50 クランプ回路、51,
57,61,62 nチャネルMOSトランジスタ、5
2,53,55,56,63 pチャネルMOSトラン
ジスタ、58 カップリングコンデンサ。
Claims (7)
- 【請求項1】 センスアンプの出力信号をプリアンプに
与えるためのI/O線対に接続されるI/Oクランプ回
路を備えた半導体装置であって、 アクティブ時に前記I/O線対の電位を規定の電位にク
ランプさせるためのカレントミラー回路を含むI/Oク
ランプ回路を備えた半導体装置。 - 【請求項2】 前記I/Oクランプ回路は、 第1の電極と入力電極が第1の基準電位に接続された第
1の導電形式の第1のMOSトランジスタ、 前記第1のMOSトランジスタを介して前記第1の基準
電位に接続され、第2の導電形式の第2および第3のト
ランジスタを含み、クランプ電位信号を発生するカレン
トミラー回路、および前記I/O線対の間に直列接続さ
れ、前記カレントミラー回路から与えられるクランプ電
位信号に応じて、前記I/O線対をクランプさせるため
の第2の導電形式からなる第4および第5のトランジス
タを含むクランプ回路を備えたことを特徴とする、請求
項1に記載のI/Oクランプ回路を備えた半導体装置。 - 【請求項3】 前記カレントミラー回路は、 前記第2のトランジスタの第1の電極が前記第1のトラ
ンジスタの第2の電極に接続され、入力電極と第2の電
極が前記第3のトランジスタの入力電極に接続され、 前記第3のトランジスタの第1の電極が前記第4および
第5のトランジスタの接続点に接続され、第2の電極が
基準電位に接続され、さらに前記第2のトランジスタの
第2の電極と第2の基準電位との間に接続される定電流
源を備えたことを特徴とする、請求項2に記載のI/O
クランプ回路を備えた半導体装置。 - 【請求項4】 前記定電流源に代えて抵抗が接続される
ことを特徴とする、請求項3に記載のI/Oクランプ回
路を備えた半導体装置。 - 【請求項5】 さらに、前記第3のトランジスタの第1
の電極と前記第1の基準電位との間にダイオード接続さ
れるプルアップ用の第6のトランジスタを含むことを特
徴とする、請求項3に記載のI/Oクランプ回路を備え
た半導体装置。 - 【請求項6】 さらに前記第1の基準電位と前記第2お
よび第3のトランジスタのそれぞれの入力電極との間に
接続され、前記クランプ回路の電圧変動に対する追従性
を向上させるためのカップリングコンデンサを含むこと
を特徴とする、請求項3に記載のI/Oクランプ回路を
備えた半導体装置。 - 【請求項7】 前記I/Oクランプ回路は複数のI/O
線対に対して1つ設けられることを特徴とする、請求項
1に記載のI/Oクランプ回路を備えた半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10000109A JPH11203870A (ja) | 1998-01-05 | 1998-01-05 | I/oクランプ回路を備えた半導体装置 |
KR1019980018775A KR100282761B1 (ko) | 1998-01-05 | 1998-05-25 | I/o 클램프 회로를 구비한 반도체 메모리 장치 |
TW087108049A TW384478B (en) | 1998-01-05 | 1998-05-25 | Semiconductor memory device having I/O positioning circuit |
US09/116,878 US6285602B1 (en) | 1998-01-05 | 1998-07-16 | Semiconductor memory device provided with I/O clamp circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10000109A JPH11203870A (ja) | 1998-01-05 | 1998-01-05 | I/oクランプ回路を備えた半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11203870A true JPH11203870A (ja) | 1999-07-30 |
Family
ID=11464918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10000109A Withdrawn JPH11203870A (ja) | 1998-01-05 | 1998-01-05 | I/oクランプ回路を備えた半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6285602B1 (ja) |
JP (1) | JPH11203870A (ja) |
KR (1) | KR100282761B1 (ja) |
TW (1) | TW384478B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102270491B (zh) * | 2011-03-10 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 带源线电压补偿的闪存写入电路 |
US8553472B2 (en) | 2011-12-05 | 2013-10-08 | Apple Inc. | Memory with a shared I/O including an output data latch having an integrated clamp |
US9805786B1 (en) * | 2017-01-06 | 2017-10-31 | Micron Technology, Inc. | Apparatuses and methods for a memory device with dual common data I/O lines |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02103797A (ja) | 1988-10-12 | 1990-04-16 | Hitachi Ltd | センスアンプ回路 |
JPH03154291A (ja) | 1989-11-10 | 1991-07-02 | Seiko Epson Corp | プリチャージ検出回路 |
US5260904A (en) * | 1990-05-31 | 1993-11-09 | Oki Electric Industry Co., Ltd. | Data bus clamp circuit for a semiconductor memory device |
EP0460619B1 (en) * | 1990-06-04 | 1996-05-01 | Nec Corporation | Semiconductor memory device |
JPH0474382A (ja) * | 1990-07-17 | 1992-03-09 | Fujitsu Ltd | 半導体記憶装置 |
JP2968826B2 (ja) | 1990-08-31 | 1999-11-02 | 富士通株式会社 | カレントミラー型増幅回路及びその駆動方法 |
JP2672721B2 (ja) | 1991-05-27 | 1997-11-05 | 株式会社東芝 | センスアンプ回路 |
JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
JP2963282B2 (ja) | 1992-08-17 | 1999-10-18 | 松下電器産業株式会社 | センス回路 |
KR0158027B1 (ko) * | 1993-12-29 | 1999-02-01 | 모리시다 요이치 | 반도체집적회로 |
JP3478917B2 (ja) | 1995-12-20 | 2003-12-15 | 株式会社日立製作所 | センスアンプ回路 |
-
1998
- 1998-01-05 JP JP10000109A patent/JPH11203870A/ja not_active Withdrawn
- 1998-05-25 TW TW087108049A patent/TW384478B/zh not_active IP Right Cessation
- 1998-05-25 KR KR1019980018775A patent/KR100282761B1/ko not_active IP Right Cessation
- 1998-07-16 US US09/116,878 patent/US6285602B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW384478B (en) | 2000-03-11 |
KR19990066688A (ko) | 1999-08-16 |
US6285602B1 (en) | 2001-09-04 |
KR100282761B1 (ko) | 2001-03-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |