JPS6118833B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は、半導体メモリ装置に係り、なお特
に、適用される情報処理装置のビツト数に応じ
て、出力ビツト数が制御される半導体メモリ装置
に関する。 たとえば、マイクロコンピユータにおいては、
主として８ビツト単位の並列情報が使用されてい
る。そのため、このようなコンピユータに合わせ
て、８ビツト単位で構成された半導体メモリ装置
が一般に製品化されている。ところが、最近半導
体技術の進歩により、集積回路の集積度の向上と
共に、16ビツト単位の並列情報を使用して情報処
理を実行するマイクロコンピユータが現われてき
た。 しかしながら、このような16ビツト並列情報を
使用するマイクロコンピユータに、一般に製品化
されている８ビツト単位で構成されたメモリ装置
を使用するには、メモリ装置を２個並列にして、
16ビツト単位の並列情報を得るようにするもので
あり、常にメモリを２個ずつ使用する必要があ
る。そのため配線が増えたり、メモリ装置に対す
るアクセスが遅くなつたりする不都合があつた。 この発明は上記のような事情に鑑みてなされた
もので、あるビツト構成の情報処理装置のみなら
ず、他のビツト構成の情報処理装置にも使用でき
る汎用性をもつた半導体メモリ装置を提供するこ
とを目的とする。 以下、図面を参照してこの発明の一実施例を説
明する。第１図は、この発明による代表的一実施
例である半導体メモリ装置を構成する、一メモリ
単位の一例を示すものである。半導体メモリ装置
は、このメモリ単位を複数個例えば４個使用する
ことで構成される。この実施例は情報の書き換え
が可能なROM、すなわちEPROM（イレイザブ
ル・プログラマブル・リード・オンリ・メモリ）
に適用した場合を示す。半導体メモリを構成する
一メモリ単位は、第１〜第４のメモリブロツク１
１_１〜１１_４を備える。図では一部省略してある
が、これらメモリブロツク１１_１〜１１_４は、共
通の行線C₁〜Ｃ_nを有している。一方メモリブロ
ツク１１_１〜１１_４は、それぞれ列線L₁₁〜Ｌ_o
１，L₁₂〜Ｌ_o2，L₁₃〜Ｌ_o3，L₁₄〜Ｌ_o4を有してい
る。各行線と各列線の交差部には、それぞれメモ
リセル１２がマトリクス状に配設されている。こ
のメモリセル１２はそれぞれゲートが行線に、ド
レインが列線に接続され、ソースがアースに接続
されるフローテイングゲート型MOSトランジス
タ１３から構成されている。このフローテイング
ゲート型MOSトランジスタ１３はフローテイン
グゲートに電子が注入されている時は、しきい値
電圧が上昇し、ゲートに通常「１」レベルの電圧
が印加されても、オン状態とならず、電子が注入
されていない時はオン状態となるものである。す
なわち、フローテイングゲートに電気的の電子を
注入するか否かで、「１」または「０」を記憶す
るようになる。 このようなメモリセル１２を指定するための列
線および行線の指定は、列および行デコーダ１
４，１５で行う。列デコーダ１４にはCPU等
（図示しておらず）から、列アドレスデータが供
給され、列線を指定する列指定信号R₁〜Ｒ_oのい
ずれか１つを選択的に発生する。たとえば、列指
定信号R₁は４つのMOSトランジスタT₁₁〜T₁₄の
ゲートに、共通に供給される。これらトランジス
タT₁₁〜T₁₄は、各々のメモリブロツク１１_１〜
１１_４の第１番目の列線L₁₁〜L₁₄にソースが接続
されている。上記信号R₁によつてトランジスタ
T₁₁〜T₁₄のゲートが制御され、トランジスタT₁₁
〜T₁₄は、例えば同時に導通することで、同時に
指定されるように構成されている。信号R₂は
MOSトランジスタT₂₁〜T₂₄のゲートに供給され
ており、列線L₂₁〜L₂₄を指定する。以下同様に、
信号Ｒ_oでは列線Ｌ_o1〜Ｌ_o4が指定されるように構
成されている。一方、行デコーダ１５は、行アド
レスデータが供給され、行線C₁〜Ｃ_nのいずれか
を指定する信号を発生する。 たとえば、信号R₁が発生され、４本の列線L₁₁
〜L₁₄が指定され、同時に行線C₁が指定される
と、各交差部に対応して設けられているメモリセ
ル１２_１〜１２_４が指定される状態となる。すな
わち、各メモリブロツク１１_１〜１１_４におい
て、このように１つづつのメモリセル１２が指定
される状態となる。 すなわち、各メモリブロツク１１_１〜１１_４そ
れぞれから、MOSトランジスタT₁₁〜Ｔ_o1，T₁₂
〜Ｔ_o2，T₁₃〜Ｔ_o3，T₁₄〜Ｔ_o4を介して、各メモ
リブロツク毎に指定された列の信号が取り出され
るもので、各メモリブロツク１１_１〜１１_４それ
ぞれ毎に、点ａ〜ｄでそれぞれ列線からの信号を
統合する。そして、この各ａ〜ｄ点の信号は、
MOSトランジスタ１６_１〜１６_４を介して検知
し、トランジスタ１６_１と１６_２および１６_３と
１６_４からのそれぞれの出力信号をそれぞれ統合
して、トランジスタ１７_１，１７_２にそれぞれ供
給する。このトランジスタ１７_１，１７_２からの
出力信号は、統合して第１の出力部１８_１に供給
する。また、上記トランジスタ１６_３および１６
_４からの出力信号を統合して、トランジスタ１９
に供給する。このトランジスタ１９からの出力信
号は、第２の出力部１８_２に供給する。さらに、
ｂおよびｄ点の信号は、それぞれMOSトランジ
スタ２０_１および２０_２に供給する。そして、こ
のトランジスタ２０_１および２０_２各々からの出
力信号をそれぞれ第３および第４の出力部１８
_３，１８_４に供給する。 上記トランジスタ１６_１および１６_３のゲート
には、アドレス情報の１ビツト情報に対応した信
号A₁が供給されゲート開閉制御する。また、ト
ランジスタ１６_２，１６_４は、信号A₁を反転し
た信号_１によつてゲート開閉制御される。さら
に、トランジスタ１７_１，１７_２はそれぞれアド
レス情報の１ビツト情報に対応した信号A₀およ
びその反転信号_０によつてゲート制御される。
また、トランジスタ１９は外部から供給される制
御信号１３_０で、ゲート制御され、トランジスタ
２０_１，２０_２は制御信号C₀で制御される。 上記第１〜第４の出力部１８_１〜１８_４は、そ
れぞれセンスアツプ２１および出力回路２２から
構成されており、それぞれ第１〜第４の出力端子
２３_１〜２３_４を介して情報が出力されるように
なつている。 すなわち、上記のように構成された半導体メモ
リ装置の１つのメモリ単位にあつては、たとえば
ビツト数を選択する制御信号B₀，C₀が共に
「０」レベルの状態に設定しておくと、トランジ
スタ１９，２０_１，２０_２がカツトオフ状態にあ
り、出力部１８_２〜１８_４に対する情報伝達が禁
止される。そして、この状態では制御信号A₀お
よびA₁はメモリブロツク１１_１〜１１_４の１つ
を選択するアドレス情報となるので、このアドレ
ス信号A₀およびA₁の論理レベル状態で４つのメ
モリブロツク１１_１〜１１_４のうち１つが選択さ
れる。例えばA₁，A₀が共に「１」の時は、トラ
ンジスタ１６_１，１７_１のゲートが開かれ、点ａ
におけるメモリブロツク１１_１からの情報が出力
部１８_１に導かれる。したがつて、この図に示さ
れるメモリ単位が４組である場合、４ビツトの出
力情報が得られるようになる。 また、信号B₀が「１」レベルで、信号C₀が
「０」レベルでかつ、信号A₀を「１」レベルに設
定しておくと、トランジスタ１７_２，２０_１，２
０_２がカツトオフ状態となり、アドレスデータの
入力および信号A₁の状態により、選択的に第１
および第２のメモリブロツク１１_１，１１_２の一
方の記憶情報が第１の出力端子２３_１から出力さ
れるようになる。同時に、第３および第４のメモ
リブロツク１１_３，１１_４の一方の記憶情報が、
選択的に第２の出力端子２３_２から出力される。
すなわち２ビツト並列の情報が出力されるように
なり、４つのメモリ単位で８ビツトの情報が出力
される。 さらに、信号B₀およびC₀が共に「１」レベル
で、かつ信号A₀およびA₁を「１」レベルに設定
しておくと、トランジスタ１６_２，１６_４，１７
_２がカツトオフ状態となり、第１〜第４のメモリ
ブロツク１１_１〜１１_４内のメモリセルの記憶情
報が、それぞれ第１〜第４の出力端子２３_１〜２
３_４から出力されるようになる。すなわち４つの
メモリ単位で16ビツトの情報が得れる状態とな
る。 第２図は、上記出力回路２２_１〜２２_４の１
つ、例えば出力回路２２_３を取り出しその具体例
を示す。前記の説明から明らかなように、出力部
１８_３には、信号C₀が「１」の時、トランジス
タ２０_１がオン状態となり、メモリブロツク１１
_２からの出力ビツト情報が伝達される。そして、
信号C₀が「０」ならばトランジスタ２０_１がオ
ンフ状態となるもので、この時は特に出力回路２
２_３は動作する必要はない。したがつて、信号
C₀が「０」である時、出力回路２２_３に流れる
電流をカツトして、不必要な電力を減らすように
することが効果的である。 この出力回路２２_３は、センスアツプ２１_３か
らの信号が供給されるインバータ回路I₁を備えて
いる。この回路I₁は、信号C₀が「１」の時、セン
スアツプからの信号を反転して、信号X₁を出力
するように構成されるもので、この信号X₁は、
次段のインバータ回路I₂でさらに反転する。この
回路I₂は、信号C₀が「１」レベルの時に、信号X₂
を出力するようにしている。この信号X₂は、出
力トランジスタ３０のゲートに供給されている。
このトランジスタ３０には、直列にトランジスタ
３１が接続されており、その接続点における電位
を出力端子２２_３〜２３_３から出力するようにし
ている。また、信号X₂は、上記同様のインバー
タ回路I₃に供給される。この回路I₃は、信号C₀が
「１」の時に反転動作するようになつており、こ
の回路I₃からの出力信号は、ソースがアースされ
ているトランジスタ３２のドレインに供給され
る。このトランジスタ３２のゲートには、信号
C₀を反転した信号_０が供給されており、ドレ
インにおける電位レベル信号X₃を前記トランジ
スタ３１のゲートに供給するようになつている。 すなわち、このように構成される出力回路にあ
つては、信号C₀が「１」でセンスアツプからの
データが「０」である時には、信号X₂は「０」
となり、トランジスタ３０はオフ状態となる。ま
た、回路I₃において信号X₂が反転され、信号X₃は
「１」となり、トランジスタ３２はオフ状態にあ
るので、トランジスタ３１はオン状態となる。し
たがつて、出力端子２３_３から「０」が出力され
るようになる。また、信号C₀が「１」で、セン
スアツプからのデータが「１」の時には、信号
X₁，X₂，X₃は、それぞれ「０」，「１」「０」のレ
ベル状態となり、トランジスタ３０がオン、トラ
ンジスタ３１がオフ状態となり、出力端子２３_３
には「１」が出力される。すなわち、信号C₀が
「１」の時には、出力回路が動作状態となつてい
る。 次に、信号C₀が「０」の時には、インバータ
回路I₁〜I₃は非動作状態となり、この時には、セ
ンスアツプ２１_３からのデータにかかわらず、信
号X₁は「１」なので、信号X₂は「０」、信号X₃
も、トランジスタ３２がオン状態にあり、「０」
となつている。したがつて、トランジスタ３０，
３１は共にオフ状態となり、出力回路２２_３は非
動作状態となる。 上記の説明では、出力部１８_３における出力回
路２２_３について説明したが、出力部１８_４につ
いても同様で、出力部１８_２においては、第２図
における信号C₀，_０を、信号B₀，_０にかえ
れば、同様の回路で使用できる。 また、この様な出力回路を使用すれば、第１図
に示したトランジスタ１９，２０_１，２０_２は省
略できる。 第３図は、他の実施例を示すもので、第１図と
同一構成部分は、同一符号を付して、その説明を
省略する。そして、この実施例では、列および行
デコーダ１４，１５からのアドレス指定に対応し
て読み出された点ａ，ｂ，ｃ，ｄのビツト情報
は、それぞれ出力部１８₀₁〜１８₀₄に対応供給す
る。そして、この出力部１８₀₁〜１８₀₄それぞれ
の出力回路２２₀₁〜２２₀₄に対して、ゲート回路
COS１〜COS４に供給して、そのの出力の発生
を選択制御させるようにする。 すなわち、点ａ〜ｄから４ビツト並列の情報を
出力する時は、ゲート信号COS１〜COS４を、
それぞれ「１」レベルとして、出力回路２２₀₁〜
２２₀₄を動作状態とする。また、図に破線で示す
ように、出力端子２３₀₁と２３₀₃、２３₀₂と２３₀₄
をそれぞれ外部で共通接続点ｇ，ｈで接続して、
例えばCOS１＝「１」，COS３＝「０」，COS２＝
「１」，COS４＝「０」とすれば、共通接続点ｇ，
ｈから２ビツト並列の情報が出力される。 第４図は、上記ゲート信号COS１〜COS４を
発生する回路を示すもので、図中K₁はノア回路
で、前記実施例で使用したと同様の信号C₀およ
びA₁が供給されている。このノア回路K₁からの
出力信号Y₁は、ノア回路Q₁，Q₂に入力する。ま
た、ノア回路K₂には、信号C₀および_１（信号
A₁を反転した信号）が入力されており、その出
力信号Y₂を、ノア回路Q₃，Q₄に入力する。そし
て、３入力ノア回路K₃には、信号A₀，B₀，C₀が
入力されており、その出力信号Y₃はノア回路
Q₁，Q₃に入力する。また、ノア回路K₄には信号
_０，B₀，C₀が入力されており、その出力信号
Y₄はノア回路Q₂，Q₄に入力する。そして、ノア
回路Q₁〜Q₄の出力信号を、ゲート信号COS１〜
COS４として出力するようにするものである。 すなわち、このように構成されるゲート信号発
生回路にあつては、単位ブロツクから４ビツト並
列に情報を出力する場合には、信号C₀を「１」
とする。この時、信号Y₁〜Y₄はすべて「０」と
なるので、その信号が入力されているノア回路
Q₁〜Q₄の出力信号COS１〜COS４はすべて
「１」レベルとなる。すなわち、出力回路２２₀₁
〜２２₀₄はすべて動作状態となり、４ビツト並列
の情報が出力されるようになる。 また、２ビツト並列に情報を出力する場合に
は、信号C₀を「０」に信号B₀を「１」に保持す
る。この場合、信号Y₃，Y₄は「０」に保たれる
ので、ゲート信号COS１〜COS４は信号Y₁，Y₂
の状態で制御される。信号A₁＝「１」，_２＝
「０」の時、信号Y₁＝「０」，Y₂＝「１」となり、
ゲート信号COS１＝「１」，COS２＝「１」，COS
３＝「０」，COS４＝「０」となる。したがつて、
出力端子２３₀₁，２３₀₂を介して情報が出力され
るようになる。また、信号A₁＝「０」，_１＝
「１」の時、信号Y₁＝「１」，Y₂＝「０」となり、
ゲート信号COS１＝「０」，COS２＝「０」，COS
３＝「１」，COS４＝「１」となる。すなわち、出
力端子２３₀₃，２３₀₄を介して情報が出力される
ようになる。 さらに、シリアルに情報を出力する場合には、
信号C₀およびB₀を「０」に保持する。この時、
ゲート信号COS１〜COS４は、信号A₀，A₁で制
御される。この様子を第１表に示す。

【表】 第１表から分かるように、信号A₀，A₁の論理
レベルの組み合わせにより、ゲート信号COS１
〜COS４のいずれか１つのみが「１」レベルの
状態となことが分かる。すなわち、信号A₀，A₁
の状態で、順次出力回路２２₀₁〜２２₀₄を動作状
態として、出力端子２３₀₁〜２３₀₄を共通接続し
て、その共通接続点から１ビツトづつシリアルに
出力されるようにする。 第５図は、上記ゲート信号COS１が入力され
る出力回路２２₀₁の具体例を示す。この出力回路
２２₀₁は、基本的には第２図に示した前記実施例
の出力回路と同様であるが、異なる点は、チツプ
選択信号も考慮して構成されている点であ
る。このチツプ選択信号は、この半導体メモ
リ装置を選択するか否かを、図示しないCPU等
により決定され、メモリに供給されている。例え
ば、信号が「１」レベルの時には、トランジ
スタ３９，４０をオン状態とし、トランジスタ４
１，４２が共にオフ状態となる。すなわち、出力
端子２３₀₁はフローテイング状態となり、非選択
の状態となる。また、信号が「０」レベルの
状態で、ゲート信号COS１が「１」レベルの時
は、トランジスタ４３〜４６が導通状態となり、
インバータ回路M₁〜M₄が動作状態となる。すな
わち、センスアツプから出力されるデータを、出
力端子２３₀₁に伝達する。さらに、信号が
「０」レベルであつても、ゲート信号COS１が
「０」レベルならば、回路M₁〜M₄を非動作状態と
するので、消費電流をなくすことができる。 なお、第５図では、ゲート信号COS１が供給
されている出力回路２２₀₁を示したが、他の出力
回路２２₀₂〜２２₀₄も同様に構成されている。 上記２つの実施例を用いて説明したような半導
体メモリにおけるメモリ単位を４つ形成すること
で使用される情報処理装置に合わせて、４ビツ
ト、８ビツトおよび16ビツト並列の情報を出力す
ることができるメモリ装置を作製することができ
る。 なお、上記実施例では、メモリ単位を４つのメ
モリブロツクから構成するようにしたが、これは
２以上の任意数のメモリブロツクから構成しても
よいものである。 また、上記実施例では制御信号B₀およびC₀を
外部から供給するように説明したが、メモリチツ
プ上に、書き換え可能な不揮発性半導体メモリ素
子を利用した制御信号発生回路を設け、制御信号
を供給するようにしてもよい。 第６図はこの不揮発性半導体メモリ素子を利用
した制御信号発生回路の一例を示す。この回路
は、そのメモリの使用者が不揮発性半導体メモリ
素子にデータを書き込むことにより、メモリから
の出力ビツト数を決定できるようにしたものであ
る。この回路をメモリチツプ上に特別の端子を設
けるように設計してもよいが、例ばアドレス入力
端子ATと共用することもできる。すなわち、出
力ビツト数をまず決定した後メモリデータを書き
んだり、読み出したりするようにすればよいもの
である。図において、トランジスタ_１，_２か
らなるインバータは、入力端子ATに、例えば
10V以上の電圧が印加されないと、反転動作しな
いように設計されている。つまり、入力端子AT
が10V以下では、入力が「０」であるとして、節
点N₁は「１」のままである。これは、入力端子
ATをアドレス入力として使用する時、つまり通
常の使用状態では、0Vと5Vの間を変動するた
め、これに応答しないようにするものである。こ
の0Vと5Vの間の変動では、アドレスドツフアAB
が応答するようになつている。なお、トランジス
タ_３，_４および_５，_６で波形整形用のイ
ンバータを形成している。 ₁₁はメモリ素子となるフローテイング型のト
ランジスタであり、このトランジスタ₁₁のフロ
ーテイングゲートに、電子の注入が行なわれてい
ない時には、ゲートに5Vの電圧が印加された時
にオン状態となるものである。また電子の注入さ
れている状態では、ゲートに5Vの電圧が印加さ
れてもオフ状態を保つようになつている。この素
子のゲート電位は、トランジスタ₇₀と₇₁の節
点N₄で決められている。通常のアドレス信号が
端子ATに入力されている状態では、節点N₁，
N₂，N₃はそれぞれ「１」，「０」，「１」となつて
いるので、トランジスタ_８と₇₁の節点N₅は、
「０」レベルとなつている。しかしながら、節点
N₅が「０」レベルとなつていても、トランジス
タ₇₀，₇₁の能力を適当に設定することによ
り、上記節点N₄を電源電圧Vc程度、例えば5V程
度の「１」レベルの状態に保つことができる。こ
の時、トランジスタ₁₀は節点N₅が「０」レベル
の状態にあり、オフ状態となつており、また節点
N₃が「１」レベルの状態となつているので、ト
ランジスタ₁₂はオン状態となつている。したが
つて、トランジスタ₁₁，₁₃でインバータが形
成される。このトランジスタ₁₁のフローテイン
グゲートには、電子が注入されていず、かつゲー
ト電位は「１」レベル状態となつているので、こ
のトランジスタ₁₁はオン状態となり、節点N₇は
「０」となる。すなわち、制御信号B₀又はC₀は
「０」レベル状態となる。 また、トランジスタ₁₁のフローテイングゲー
トに電子が注入されていれば、このゲート「１」
レベルの信号が供給されても、トランジスタ₁₁
はオフ状態のまである。すなわち、節点N₇は、
「１」レベルとなり、信号B₀又はC₀は「１」レベ
ルの状態となる。 このように、トランジスタ₁₁に電子が注入さ
れているか否かの状態により、制御信号B₀およ
びC₀の論理レベル状態を決めことができる。 次に、このフローテイング型トランジスタ₁₁
に電子を注入する場合について説明する。この場
合入力端子ATに、高電位の例えば25Vの電圧を
印加する。この時、トランジスタ_２はオン状態
となり、節点N₁は「０」，N₂は「１」、N₃は
「０」となる。そして、節点N₄，N₅は、トランジ
スタ_９を介して、充電される。この時の節点
N₄，N₅の電位は、25Vからトランジスタ_９のし
きい値電圧をひいた電圧となる。そのため、トラ
ンジスタ₁₀はオン状態となり、フローテイング
型トランジスタ₁₁のドレインおよびゲートに、
充分な電圧が印加され、フローテイングゲートに
電子が注入される。このようにして、１ビツトの
アドレス入力用の端子ATを、トランジスタ₁₁
のフローテイングゲートに電子を注入する場合の
端子として共用することができる。 なお、上記制御信号発生回路の実施例では、メ
モリ素子として、フローテイング型のトランジス
タを用いたが、MNOS（金属窒化酸化膜半導体）
でもよいことはもちろんである。 また、上記実施例では、この発明をEPROMに
適用した場合を示したが、これはRAM（ランダ
ム・アクセス・メモリ）にも適用できる。 以上述べたように、この発明によれば、特定の
単一種類のビツト構成の情報処理装置のみに、限
定されること無く、他のビツト構成の情報処理装
置にも使用できる、汎用性を持つた使用範囲の広
い半導体メモリ装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体メモ
リの１つの単位ブロツクを示す回路構成図、第２
図は上記半導体メモリにおける出力回路の回路
図、第３図は他の実施例を示す構成図、第４図は
第３図におけるゲート信号の発生回路を示す図、
第５図は第３図における出力回路を示す図、第６
図は上記実施例における制御信号を発生する回路
を示す図である。 １１_１〜１１_４……メモリブロツク、１２……
メモリセル、１３……フローテイング型MOSト
ランジスタ、１４……列デコーダ、１５……行デ
コーダ、１６_１〜１６_４，１７_１〜１７_２，１
９，２０_１，２０_２……MOSトランジスタ、１
８_１〜１８_４……出力部、２１……センスアツ
プ、２２……出力回路、２３_１〜２３_４……第１
〜第４の出力端子、₁₁……フローテイング型ト
ランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリブロツクに分割されたメモリセ
   ルと、各メモリブロツクから出力される各データ
   を出力する複数の出力回路と、出力データのビツ
   ト数を決定するゲート制御信号に応じてスイツチ
   ング動作し前記複数の出力回路の所定の出力回路
   に対して前記各メモリブロツクからの出力データ
   の中で所定のビツト数の出力データを選択して転
   送するゲート回路とを具備したことを特徴とする
   半導体メモリ装置。 ２ 前記各出力回路は前記ゲート制御信号に応じ
   て前記出力データの出力を停止する状態になるよ
   うに構成されたことを特徴とする特許請求の範囲
   第１項記載の半導体メモリ装置。 ３ 複数のメモリブロツクに分割されたメモリセ
   ルと、各メモリブロツクから出力される各データ
   を出力しMOSトランジスタからなる複数の出力
   回路と、出力データのビツト数を決定するゲート
   制御信号に応じて前記複数の出力回路の中で所定
   の出力回路の各出力端子と接続しこの接続した各
   出力端子の一方からデータを出力している際に他
   方の出力端子をフローテイング状態とするゲート
   回路とを具備したことを特徴とする半導体メモリ
   装置。