JPS6050697A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は内部に高電圧を発生する回路が設けられ、こ
こで発生した高電圧を内部に供給制御するようにした半
導体集積回路に関する。

〔発明の技術的背景とその問題点〕

最近、浮遊ダート構造金持ち、電気的にデータの消去や
再書込みが行なえる不揮発性半導体メモリが、従来の紫
外線消去型の不揮発性半導体メモリに代って普及し始め
ている。このような半導体メモリにおけるデータの書込
みや消去は、ノア９ラーノルドハイムのトンネル効果全
利用して、簿い酸化膜（たとえば１００〜２００Ｘ）を
介して浮遊ダートに電子を注入したり、丑た浮遊ダート
から放出したりすることにより行なわれている。また、
このデータの書込みや消去のときには通常の電圧よりも
十分に高い電圧が用いられているが、この高電圧の電流
容邦は極めて小さくてもよいので、この高電圧妹メモリ
と同一の集積回路内に設けられ通常の電圧たとえば５ｖ
を昇圧する電圧昇圧回路から供給されている。したがっ
て、集積回路に外部から供給する電圧は１種類でよいの
で、使用者にとっては有利である。

第１図（ａ）ないしくｄ）は上記のような電気的にデー
タの書込みや消去が行なわれるメモリの、１つのメモリ
セルの構成の１例を示すものであり、第１図（、）は・
ぐターン平面図、第１図（ｂ）は同図（ａ）のＡ−’Ａ
’線に沿った断面図、第１図（０）は同じくＩＩ　−Ｂ
’線に沿った断面図であり、第１図（ｄ）は同じ（Ｃ−
Ｃ’線に沿った断面図である。第１図において１０はＰ
型の基板であｐ、１ｘ、１：ｚはＮ型のドレイン、ソー
スであり、さらに１３はフローティングゲート（浮遊ダ
ート）、１４はコントロールゲート（制御ケ゛−ト）で
ある。

上記第１図のような構成のメモリセルにデータを書込む
場合には、コントロールゲート１４に高電圧が印加され
る。これにより、フローティングゲート１３との間に寄
生的に住じている容量を介してこのフローティングゲー
ト１３の電位が上昇され、第１図（ｄ）で示されている
ドレイニア１ノとフローティングゲート１３との間の薄
い酸化膜の部分を介してドレイン１ノからフローティン
グゲート１３に電子が注入される。

フローティンググー）７．９に１１１子が注入されると
、等制約にそのメモリセルのしきい呟が高くなるために
、コントロールダート１４に通常の電圧たとえば５Ｖｉ
印加してもげレイン１１とソース１２との間には４電チ
ヤネルが形成されない。これとは逆にフローティングゲ
ート１３に電子が注入されておらず、そのしきい１直が
元の低い状態のままでちれば、コントローフレダート１
４に通常の電圧を印加したときには導電チャネルが形成
される。そしてこの導電チャネルの形成状態がデータの
ｊ″、“０”の記憶状態に対応したものとなる。

一方、フローティンググー１・１３に注入された電子を
放出するときには、コントロールゲート１４が低電位た
とえばＯＶに設定されかつドレイン１１に高電圧が印加
される。このときは、その間に存在する薄い酸化膜を介
してフローティングゲート１３に注入された電子がドレ
イン１１に放出される。

ところで半導体メモリにおいて、メモリセルは行、列方
向にマトリクス状に配列されているので、アドレス信号
によって選択された特定のメモリセルにのみデータ’ｋ
　’ＪＪｒ込む必要上、前記コントロールダートに前記
高電圧を選択的に印加しな・ければならない。しかるに
同一集積回路内に、上記高電圧を発生する電圧昇圧回路
が設けられたメモリでは、前記したように通常の電圧を
昇圧してこの高電圧を形成している。このよ５な電圧外
圧回路の１例を第２図（、）に・またこの回路に入力さ
れるクロック信号φｌ　、φ２を第２図（ｂ）にそれぞ
れ示す。この電圧昇圧回路は、コンデンサを用いた周知
のものであシ、たとえば５Ｖの電圧ｖｃをクロック信号
φ１．φ２に同期して順次昇圧し、高電圧Ｖ、、に得る
。このような回路で得られる昇圧された高電圧の電流容
量は非常に小さい。したがって、上記したようにこの高
電圧を特定のメモリセルに供給する場合、この高電圧の
供給制御を行なう制御回路では、非選択なメモリセルす
なわちそのコントロールダートに高電圧を印加する必要
のないものに関しては高電圧からの電流流出をなくずこ
とはもちろんのこと、選択されたものに対して高電圧を
供給するものに関しても高電圧からの電流流出をできる
だけ少なくすることが重要である。しかしながら従来で
は、電圧昇圧回路で得られた高電圧を各メモリセルに供
給制御する制御回路において、高電圧からの定常的な電
流流出を防止できるようなものは存在しておらず、高電
圧の低下をもたらすものさえちるのが実情である。

〔発明のＪ的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高電圧を内部で供給制御する際に高
電圧からの定常的な電流流出が防止できる半導体集積回
路を提供することにある。

〔発明の概要〕

この発明によれば、°アドレスデコーダからのデコード
出力を反転するＰチャネルおよびＮチャネルの八り０８
ＦＥＴからなるＣＭＯＳインバータと、高電圧が印加さ
れる回路点との間に、上記ＣＭＯＳインノぐ一夕の出力
信号が’ｙ”　−１’に入力される高電圧供給用のＭＯ
ＳＦＥＴ　（（挿入して構成され、ＣＭＯＳインバータ
の出力信号が″Ｏ″レベルとなるようなときにはこのＣ
ＭＯＳインノ々−夕の出力信号によって上記高電圧供給
用ＭＯＳＦＥＴ’ｔオフさせることにより、上記高電圧
からの定常的な電流流出が防止されている半導体集積回
路が提供されている〇 〔発明の実施例〕 以下図面を参照してこの発明の一実施例全説明する。

第３図はこの発明に係る半導体集積回路の一実施例に従
った回路図である。この回路は、たとえば前記第２図（
、）に示される電圧昇圧回路からの高電圧■Ｈヲ、前記
第１図に示されるメモリセルのコントロールゲート等に
、入力信号ＩＮに応じて供給制御するためのものである
。この場合に、この回路は半導体メモリ内のアトＩ／ス
デコーダに結合して使用され、シタがりてこのときに上
記入力信号ＩＮはデコー？からのデコード出力となって
いる。

すなわち、第３図において、ＰチャネルＭＯ３ＦＥＴ　
２１とＮチャネルＭＯＳＦＥＴ　２２とは、回路点２３
と、アース電圧Ｖ８（ＯＶ　）が印加される回路点２４
との間に直列接続されている。上記両ＭＯ８ＦＥＴ　２
１　、２２のダートは共通接続され、この共通ダートは
入力信号ＩＮが印加されている回路点２５に接続されて
おり、この両ＭＯ８ＦＥＴ２１．２２はこの入力信号を
反転するＣＭＯ８型のインバーｊ’２６’ｃ構成してい
る。上記インバータ２６への一方の電源電圧が印加され
るべき上記回路点２３と、前記第２図（ａ）に示される
電圧昇圧回路の出力として得られる前記高電圧ｖＩ（も
しくは通常の電圧たとえば５ｖに設定されており集積回
路の外部から供給される電圧Ｖ。が印加される回路点２
７との間には、２つのディプレッション型のＮチャネル
ＭＯ８Ｆ’ＥＴ　２８　、２９が直列接続されている。

上記両ＭＯ８ＦＥＴ　２８　、２９のダートは、前記イ
ンバータ２６の出力端である回路点３０に共通に接続さ
れている。上記２つのＭＯＳＦＥＴ　２８　、２９の直
列接続点である回路点３１と、前記５ｖに設定される電
圧Ｖ。が印加される回路点３２との間には、ディプレッ
ション型のＮチャネルＭＯＳＦＥＴ　３３が接続されて
おり、このＭＯＳＦＥＴ　３３のダートは前記回路点２
５に接続されている。さらに前記電圧ｖｃが印加される
上記回路点３２と、前記インノ々−タＬ！の出力端であ
る前記回路点３０との間には、ディプレッション型のＮ
チャネルＭＯＳＦＥＴ　Ｊ　４とＰチャネルＭＯ８ＦＥ
Ｔ　３５とが直列接続されている。上記ＭＯｓＦＥＴ　
ｓ　４のダートは、図示しないメモリセルにおいて、デ
ータの書込みおよび読出しの際に互いに異なるレベルに
設定される制御信号■が印加される回路点３６に接続さ
れ°〔いる。上記ＭＯ８ＦＥＴ　３５のダートは前記回
路点２５に接続されている。また上記ＭＯ８ＦＥＴ　２
　Ｊ　、　３５の／Ｊラックート（基板）は前記回路点
３ノに接続され、ＭＯＳＦＥＴ　２２のパックダート（
基板）は前記回路点２４に接続されている。さらに前記
回路点３０で得られる信号ＯＵＴは、たとえば前記第１
図に示すような構成のメモリセルの、前記コントロール
ゲート１４に供給される。なお、第３図において特に型
を指定していないＭＯＳＦＥＴ　ｉｊ：すべてエンハン
スメント型のものである。

次に上記のように構成されｆｃ回路の動作を説明する。

まず、回路点３６に印加される制御信号Ｒ／Ｗが”０ル
ベルのとき、すなわちこの回路からの出力ＯＵＴが供給
される図示しないメモリセルにおいてデータ書込みンう
；行なわれるときに、回路点２７には高電圧■１□が印
加芒れる。この状態で回路点２５に印加される入力信号
ＩＮが″０″レベル（アース電圧Ｖ、＝ＯＶ）にされる
と、インバータ２６内のＭＯＳＦＥＴ　２１がオンし、
ＭＯＳＦＥＴ　２２はオフする。一方、回路点２７に高
電圧■８が印加された後は、回路点３１がＭＯＳＦＥＴ
２８を介し、■Ｉ□に向って充電される。このとき、Ｍ
ＯＳＦＥＴ　３３　ノ’ｌ　−トｕ　”　０　”　Ｖ　
ｄ　ル（ＯＶ　）　Ｋなっておシ、かつソースには５ｖ
の電圧ＶＣが印加されており、このＭＯ８ＦＦ：ＪＴ　
３３のゲート電位はそのソースからみて一５■ｌＬ′Ｃ
設定されている。

ここでＭＯＳＦＥＴ　３３のしきい値電圧の絶対値が５
Ｖ以下に設定でれているとすれば（他のディプレッショ
ン型ＭＯ８ＦＥＴも同様でるる）、このＭＯＳＦＥＴ　
３３はオフする。このため、ＭＯＳＦＥＴ　２ｓ全介し
てＶ□に向って充電される回路点３１は、上記ＭＯ８Ｆ
ＥＴ　３３によって放電はされず、これによりＭＯＳＦ
ＥＴ　２９およびＭＯ８ＦＰ２Ｔ　２１を介して回路点
３０がＶ□に向って充電される。これによシ、そのダー
トが上記回路点３０に接続されているＭＯＳＦＥＴ　２
８　、２９は、それぞれのソース・ドレ・イン間のイン
ピーダンスが下げられ、回路点３０は急速にＶ□に向っ
て充電される。また、このときＭＯＳＦＥＴ　３４は制
御信号Ｒ／Ｗによってオフしているので、回路点３０が
２つのＭＯＳＦＥＴ　３５　。

３４を介して回路点３２に放電されることもない。

このように入力信号ＩＮが”０″レベルニサれた場合に
は、出力信号ＯＵＴとして高電圧Ｖ１゜に近い電圧が得
られる。そしてこの信号ＯＵＴがそのコントロールゲー
トに印加される図示しないメモリセルでは、前記′シタ
ようにしてデータ書込みが行なわれる。そして出力信号
ＯＵＴとして高電圧ＶＩ（を得る閉会、ＶＨが印加され
ている回路点２７からの電流流出は回路点３θを充電す
るだめのもののみでよく、定常的な電流流出は生じない
。

一方、制御信号Ｒ／Ｗが０”レベルのときに、今度は入
力イｄ号ＩＮが”１″レベル（ＶＣ，＝５Ｖ）処される
。これによりＭＯＳＦＥＴ　２２がオンする。

ＭＯＳＦＥＴ　２．９がオンすることによって、回路点
３０はアース電圧■８に向って放電され、信号−０ＵＴ
　ｉ−１：　”　Ｏ”レベルにされる。−力、入力信号
ＩＮが″１″レベルにされることによってＩＶＩＯ３Ｆ
ＥＴ　３３　カ、ｄ−７Ｌ、回路点３１は５ｖに充゛ｒ
ｗされる。このとき、ＭＯＳＦＥＴ　２　Ｂのり８−ト
はアース電圧■、すなわちＯＶにされているので、回路
点３１ＢＩＱ’ｅ７−スとすルＭＯ３ＦＥＴ、？　８　
（７）ソノ：／　−ヌ側からみたダート電位は一５ＶＫ
設定される。

このため、上記ＭＯ８ＦＥＴ　２　Ｂはカットオフする
。

咬た２つのＰチャネルＭＯ８ＦＥＴ　２１　、３５　（
Ｄ　ハ。

クダートは５Ｖに充電された回路点３１に接続されてい
るので、この両ＭＯ３ＦＥＴ　２１　、３５もカットオ
フする。

このように入力信号ＩＮがＩ＋１１ルベルにされた場合
には、出力信号ＯＵＴとしてアース電圧ｖ６すなわちＯ
ｖが得られる。そしてこの電圧がそのコントロールダー
トに印加されるメモリセルではしきい呟電圧の変化が生
じない。出力信号ＯＵＴとしてＯＶを得る場合には、回
路点２７からの電流流出はリーク電流のみとなる。

すなわち、回路点２７１１Ｃ高電圧ｖＨが印加されこの
高電圧ＶＲを入力信号ＩＮに応じて出力する場合に、こ
の高電圧■□からの電流流出は回路点３０に存在する容
量のみを一時的に充電するためのもののみであり、定常
的な流出電流の発生は防止されている。

次にこの回路からの出力信号ＯＵＴが供給される図示し
ないメモリセルにおいてデータ読出しが行なわれるとき
に、回路点３６ｔｌＣ印加される制御信号Ｒ／Ｗは１”
レベルにされる。また回路点２７には高電圧■□の代り
に通常の電圧ＶＣが印加される。この状態で入力信号Ｉ
Ｎが”０”レベルにされると、ＭＯＳＦＥＴ　２　Ｂ　
、　２９　、２１を直列に介して回路点３ｏが５ｖに充
電される。

一方、このとき制御信号Ｒ／Ｗ［”１”レベルとなって
いるのでＭＯＳＦＥＴ　３４がオンする。また入力信号
ＩＮＫＪ：、シＭＯ８ＦＥＴ　３５もオンする。このた
めに、回路点３０は、ＭＯＳＦＥＴ　Ｊ　４　、３５　
’ｉ介しても充電される。回路点３０ｆ２つの経路で５
Ｖに充、電する理由は次の通りである。すなわち、回路
点２２に高電圧Ｖ□が印加されている隙に入力信号ＩＮ
が゛Ｉ’レベルから０”レベルに、又は″０″レベルか
ら”ｌ　１１　、、ベルに切り変わると、ｖ６とｖＳと
の間に一時的に貫通電流が生じ、高電圧ｖＨが極端に低
下してしまうことがある。このため、上記貫通電流の＠
をできるだけ小さくするために前記ＭＯ３ＦＥＴ　、？
　！？が設けられている。しｆｃがって、ＭＯＳＦＥＴ
　２　Ｂ　、　２９．２１からガる経路による回路点３
ｏの充電能力は十分ではない。このため、回路点３０を
急速に５Ｖに充電するために、上記ＭＯＳＦＥＴ　３４
　、　、？　５からなる経路でも充電するようにしてい
る。

一方、入力信号ＩＮが”１″レベルのときにＩｄ　ＭＯ
ＳＦＥＴ　２．）がオンし、ＭＯＳＦＥＴ　３５はオフ
するので、回路点３０はＱＶに放電される。

すなわち、制御信号Ｒ／Ｗが゛１″レベルにされている
とき、この回路からの出力信号ＯＵＴは入力信号ＩＮの
レベルに対応して５ｖかもしくはＯＶに設定される。そ
して出力信号ＯＵＴ　ｉｆ　５Ｖに設定されている場合
、この信号がそのコントロールゲートに供給されている
メモリセルは選択状態となり、予め記憶しているデータ
を出力し、他方、信号ＯＵＴがＯＶに設定される場合に
は非選択状態となる。

このように上記実施例回路によれば、高電圧Ｖ１□から
の定常的な電流流出を伴なわずにｖＨヲメモリセルのコ
ントロールゲートに供給することができる。しかも入力
信号ＩＮの切り変わりに発生する一時的な貫通Ｎ流の１
直も十分に小さなものとすることができる。

第４図はこの発明の他の実施例に従った回路図である。

この実施例回路が第３図の実施レリのものと異なるとこ
ろは、インバータ２６カ端でちる回路点３０とＮチャネ
ルＭＯＳＦＥＴ　２２との間にディゾレッシ、ン型のＭ
Ｏ！ＥＦＥＴ　３７が接続されている点にある。そして
このＭＯＳＦＥＴ　、９７のグー）Ｋは０７以上の所定
電位が印加されている。

この実施例回路では、上記ＭＯ８ＦＥＴ　３７　（ｉ７
設けることによってＭＯＳＦＥＴ　２２に高電圧ｖ、（
が直接に印加される。ことを防止している。なお、上記
ＭＯ８ＦＫＴ　３７のダートに０７以上の電位を印加す
る理由は次の通りである。すなわち、ＭＯＳＦＥＴでの
ブレークダウンは、ダート電位がＱＶのときに最も発生
し易くなる。このため、上記ＭＯ８ＦＥＴ　３７のダー
トに０７以上の電位全印加してこのＭＯＳＦＥＴ　３７
のブレークダウン電圧を上げて、しかもＭＯＳＦＥＴ　
２　、？のドレインに高電圧が印加されないようにして
いる。

第５図はこの発明のさらに他の実施例に従っ几回路図で
ある。この実施列回路では、第３図中の前記２つのＭＯ
ＳＦＥＴ　２９　、３３が省略され、ＭＯＳＦＥＴ　２
８のソースが回路点２３に直接に接続されている。しか
も前記ＭＯ８ＦＥＴ　２　Ｊの／６ツクグー１・は、前
記回路点３〕に接続される代シに回路点２３に接続され
ている。しかも回路点３２と３０との開には、前記２つ
のＭＯＳＦＥＴ　ｊ　４　、　Ｊ　５のａＫエンハンス
メント型のＰチャネルＭＯ８ＦＥＴ　Ｊ　＆とディグレ
ッション型のＭＯＳ、””ＥＴ　３９とが直列接続され
ていて、−力のＭＯＳＦＥＴ　３８　（７）ダートは入
力信号ＩＮが印加さする回路点２５に、他方のＭＯＳＦ
ＥＴ　３９のダートは制御信号Ｒ席が印加される前記回
路点３６にそれぞれ接続されている。

このような構成において、いま制御信号Ｒ／Ｗが”０”
レベルでありかつ回路点２７に高電圧■□が印加されて
いるときに入力信号ＩＮが″０″レベルにされると、Ｍ
ＯＳＦＥＴ　２．？がオンし、回路点＆Ｏは２つのＭＯ
ＳＦＥＴ２　Ｂ　、　２　Ｊを直列に介してｖＩＩに向
って充電される。す々わち、このときに出力信号ＯＵＴ
として高電圧が出力される。一方、入力信号ＩＮがＷｉ
ｌｌレベルにされると、ＭＯＳＦＥＴ　２ｘがオンし、
回路点３０は■８に放電される。このとき、ＭＯＳＦＥ
Ｔ　Ｅ　８のダート電位はＯＶであシ、回路点２３の電
位がＭＯＳＦＥＴ　２Ｂのしきい値電圧に対応した電位
ｖ１に充電されると、このＭＯＳＦＥＴ　Ｅ　８　ｕカ
ットオフする。一方、このときＭＯＳＦＥＴ　２１のダ
ート電位は″０ルベルすなわちＱＶであり、かつこのバ
ックダートは回路点２３に接続されているので、上記回
路点２３の電位Ｖ　、　Ｋ　ＭＯＳＦＥＴ　２１のしき
い値電圧を加えたものが入力信号ＩＮの”１”レベルす
なわち５ｖよりも小さく設定されていれば、ＭＯＳＦＥ
Ｔ　２１はカットオンする。すなわち、この実施例の場
合にも高電圧ｖＨからの定常的な電流流出を防ぐことが
できる。

この実施例回路において制御信号Ｒ／Ｗが”１”レベル
にされる場合には、入力信号ＩＮに応じてオン、オフ制
御される、主にＰチャネルＭＯ８ＦＥＴ　３８とＮチャ
ネルＭＯ３ＦＦＪＴ　２２とによって回路点３０が充放
電され、出力信号ＯＵＴが５ｖもしくはＯＶＫ設定され
る。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。たとえ
ば前記第３図の実施例回路において、回路点３２と３０
との間に直列接続された２つのＭＯＳＦＥＴ　３４　、
３５は一方のＭＯ８ＦＫＴ３４を回路点３２側に、他方
のＭＯＳＦＥＴ　、？　５を回路点３０側にそれぞれ配
置する場合について説明したが、これは逆に配置するよ
うにしてもよい・ただし配置を逆にした場合Ｋ　ＭＯＳ
ＦＥＴ　３５のバックゲートは回路点３２に接続する必
要がある。

また、上記各実施例ではこの発明をメモリセルのコント
ロールゲートに高電圧を選択的ニ供給するデコーダに実
施した場合について説明しｋが、高電圧を入力信号に応
じて供給制御するようなものであればどのような半導体
集積回路にも実施が可能である。

〔発明の効果〕

以上説明したようにこの発明によれば、高電圧を内部で
供給制御する際に高電圧からの定常的な電流流出が防止
できる半導体集積回路が提供できる。

【図面の簡単な説明】 第１図ｒａ）ないしくｄ）は浮遊ダート構造をもつメモ
リセルの構成図、第２図（、）は電圧昇圧回路の１例を
示す回路図、第２図（ｂ）は第２図（ａ）の回路で用い
られるクロック信号を示す図、第３図はこの発明の一実
施例を示す回路図、第４図はこの発明の他の実施例を示
す回路図、第５図はこの発明のさらに他の実施例を示す
回路図である。 ２３・・・回路点（第３の回路点）、２５・・・回路点
（第１の回路点）、２６・・・インバータ（信号反転回
路）、２７・・・回路点（第２の回路点）、２８・・・
ディプレッション型のＭＯＳＦＥＴ　（１−ランゾスタ
）。 出願人代理人　弁理士　鈴　江　武　彦第１図 （Ｃ）（ｄ） 第２図 （ｂン φ１　・ φ２ 第３図

Claims (1)

【特許請求の範囲】
1. 入力信号が印加される第１の回路点と、高電圧が印加さ
   れる第２の回路点と、上記第１の回路点に印加される信
   号が入力される信号反転回路と、上記第２の回路点と上
   記信号反転回路に対する一方の電源電圧が印加される第
   ３の回路点との間に挿入され上記信号反転回路の出カ信
   号洗よって制御されるトランジスタと全具備したことを
   特徴とする半導体集積回路。