JPS6196588A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6196588A JPS6196588A JP59217836A JP21783684A JPS6196588A JP S6196588 A JPS6196588 A JP S6196588A JP 59217836 A JP59217836 A JP 59217836A JP 21783684 A JP21783684 A JP 21783684A JP S6196588 A JPS6196588 A JP S6196588A
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- JP
- Japan
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- row
- selection signal
- memory cell
- potential
- voltage
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に行選択信号の
タイミングとレベルとを改良して、低消費電力化を図っ
たものに関するものである。
タイミングとレベルとを改良して、低消費電力化を図っ
たものに関するものである。
従来、この種の装置として第2図に示すものがあった。
第2図(a)はスタティック型半導体記憶装置を示す図
であり、図において、■はメモリセル、2は複数のメモ
リセル1からなるメモリセル行、3はNAND回路等に
より構成され行アドレスに応じた行選択信号線に電源電
圧Vccを与える行デコーダ、4は行選択信号線、5は
ビット線、6は周辺回路、7はビット線負荷トランジス
タ又はその他の回路である。
であり、図において、■はメモリセル、2は複数のメモ
リセル1からなるメモリセル行、3はNAND回路等に
より構成され行アドレスに応じた行選択信号線に電源電
圧Vccを与える行デコーダ、4は行選択信号線、5は
ビット線、6は周辺回路、7はビット線負荷トランジス
タ又はその他の回路である。
また同図(b)は同図(a)の行選択信号線4によって
1つのメモリセル行2に与えられる行選択信号のタイミ
ング図であり、同図において、8は行選択信号、9は読
出し期間、1oは書込み期間を示す。
1つのメモリセル行2に与えられる行選択信号のタイミ
ング図であり、同図において、8は行選択信号、9は読
出し期間、1oは書込み期間を示す。
次に動作について説明する。全てのメモリセル1が非選
択の時、全ての行選択信号線4は接地電位になっている
。次いで、1つのメモリセル1を選択する場合、外部か
ら入力された行アドレスに従って、行デコーダ3により
このメモリセル1につながる1つの行選択信号線4の電
位が電源電位Vccに上昇し、その結果、該メモリセル
1を含む1つのメモリセル行2が選択される。
択の時、全ての行選択信号線4は接地電位になっている
。次いで、1つのメモリセル1を選択する場合、外部か
ら入力された行アドレスに従って、行デコーダ3により
このメモリセル1につながる1つの行選択信号線4の電
位が電源電位Vccに上昇し、その結果、該メモリセル
1を含む1つのメモリセル行2が選択される。
そしてこの1つのメモリセル行が選択されると、電源V
cc、ビット線負荷トランジスタ又はその他の回路7.
ビット線59選、択されたメモリセル行2中のメモリセ
ル、の経路でカラム電流が流れる。
cc、ビット線負荷トランジスタ又はその他の回路7.
ビット線59選、択されたメモリセル行2中のメモリセ
ル、の経路でカラム電流が流れる。
前記カラム電流は行選択信号線4の電位が電源電位であ
る期間中、選択されたメモリセル行の全てのメモリセル
に接続されたビット線を流れ続ける。
る期間中、選択されたメモリセル行の全てのメモリセル
に接続されたビット線を流れ続ける。
そこで消費電流を低減するために、ある一定の長さの読
出し期間9と、書込み期間10にのみ行選択信号線4を
電源電位に上昇させ、前記読出し期間9と書込み期間1
0以外の期間では前記カラム電流が流れるのを防止して
いる。
出し期間9と、書込み期間10にのみ行選択信号線4を
電源電位に上昇させ、前記読出し期間9と書込み期間1
0以外の期間では前記カラム電流が流れるのを防止して
いる。
従来の半導体記憶装置は以上のように構成されており、
読出し期間9と書込み期間10の雨期間ともに行選択信
号8を電源電位にまで上昇させている。ところが、書込
み期間10では、行選択信号8は電源電位以下の電位で
も書込み可能であるにもかかわらず、電源電位にまで上
昇させているので、行選択信号の電位が高い分だけ無駄
なカラム電流が流れるという欠点があった。
読出し期間9と書込み期間10の雨期間ともに行選択信
号8を電源電位にまで上昇させている。ところが、書込
み期間10では、行選択信号8は電源電位以下の電位で
も書込み可能であるにもかかわらず、電源電位にまで上
昇させているので、行選択信号の電位が高い分だけ無駄
なカラム電流が流れるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、無駄なカラム電流を抑え、消費電
力を十分小さくできる半導体記憶装置を提供することを
目的としている。
めになされたもので、無駄なカラム電流を抑え、消費電
力を十分小さくできる半導体記憶装置を提供することを
目的としている。
この発明に係る半導体記憶装置は、書込み期間中、電源
電位と接地電位との中間電位を行選択信号線に与える行
デコーダを設けたものである。
電位と接地電位との中間電位を行選択信号線に与える行
デコーダを設けたものである。
この発明においては行デコーダが書き込み時において電
源と接地の中間電位の行選択信号を出力する。
源と接地の中間電位の行選択信号を出力する。
以下、この発明の実施例を図に、ついて説明する。
第1図(alはこの発明の一実施例による半導体記憶装
置の構成を示す図であり、図において、1はメモリセル
、2は複数のメモリセル1からなるメモリセル行、3は
行デコーダ本体3a及び3値信号発生回路3bからなる
行デコーダであり、該行デコーダ本体3aは従来の行デ
コーダ3と同様に構成されているが、従来のもののよう
に記憶装置の電源電位Vccが直接その電源電圧となる
のではなく、3値信号発生回路3bの出力電圧がその電
源電圧となるものである。
置の構成を示す図であり、図において、1はメモリセル
、2は複数のメモリセル1からなるメモリセル行、3は
行デコーダ本体3a及び3値信号発生回路3bからなる
行デコーダであり、該行デコーダ本体3aは従来の行デ
コーダ3と同様に構成されているが、従来のもののよう
に記憶装置の電源電位Vccが直接その電源電圧となる
のではなく、3値信号発生回路3bの出力電圧がその電
源電圧となるものである。
なお、3値信号発生回路3bは外部からの書込みパルス
が入力されている間はこれを書込み期間とみなして上記
中間電位を出力し、記憶装置の入力アドレスが変化した
時これをチップ内部で検知して発生される内部同期信号
が入力されてからの所定期間はこれを続出し期間とみな
して上記電源電圧を出力し、その他の期間は接地電位を
出力するものである。
が入力されている間はこれを書込み期間とみなして上記
中間電位を出力し、記憶装置の入力アドレスが変化した
時これをチップ内部で検知して発生される内部同期信号
が入力されてからの所定期間はこれを続出し期間とみな
して上記電源電圧を出力し、その他の期間は接地電位を
出力するものである。
また、4は行選択信号線、5はビット線、6は周辺回路
、7はビット線負荷トランジスタ又はその他の回路であ
る。
、7はビット線負荷トランジスタ又はその他の回路であ
る。
また第1図(b)は同図+alO行選択信号線4によっ
て1つのメモリセル行2に与えられる行選択信号のタイ
ミング図である・。図において、8は行選択信号、9は
読出し期間、10は書込み期間を示す。
て1つのメモリセル行2に与えられる行選択信号のタイ
ミング図である・。図において、8は行選択信号、9は
読出し期間、10は書込み期間を示す。
次に本発明の一実施例による半導体記憶装置の動作につ
いて説明する。第1図において、1つのメモリセル1を
選択する場合、外部から入力された行アドレスに従って
、行デコーダ3により、このメモリセル1を含む1つの
行選択信号線4の電位が電源電位に上昇し、1つのメモ
リセル行2が選択される。そしてこの1つのメモリセル
行2が選択されると、電源ビット線負荷トランジスタ又
はその他の回路7.ビット線51選択されたメモリセル
行2中のメモリセル1.の経路でカラム電流が流れる。
いて説明する。第1図において、1つのメモリセル1を
選択する場合、外部から入力された行アドレスに従って
、行デコーダ3により、このメモリセル1を含む1つの
行選択信号線4の電位が電源電位に上昇し、1つのメモ
リセル行2が選択される。そしてこの1つのメモリセル
行2が選択されると、電源ビット線負荷トランジスタ又
はその他の回路7.ビット線51選択されたメモリセル
行2中のメモリセル1.の経路でカラム電流が流れる。
前記カラム電流は行選択信号線4の電位が電源電位であ
る期間中、選択されたメモリセル行2の全てのメモリセ
ル1に接続されたビット線に流れ続ける。そこで本実施
例装置の行デコーダ3はある一定の長さの読出し期間9
と、書込み期間10において、行選択信号線4の電位を
、読出し期間9では電源電位、書込み期間10では電源
電位以下の中間電位、読出し期間9.iF込み期間10
以外の期間は接地電位に保つようにしており、こうする
ことにより、書込み期間lOでの行選択信号線4の電位
を電源電位にした場合に比べ、書込み期間10でのカラ
ム電流を減少させることができる。なお、書込み期間1
0では行選択信号線4の電位が電源電位以下の中間電位
であっても書込み期間を増大させることなく、書込みは
可能である。
る期間中、選択されたメモリセル行2の全てのメモリセ
ル1に接続されたビット線に流れ続ける。そこで本実施
例装置の行デコーダ3はある一定の長さの読出し期間9
と、書込み期間10において、行選択信号線4の電位を
、読出し期間9では電源電位、書込み期間10では電源
電位以下の中間電位、読出し期間9.iF込み期間10
以外の期間は接地電位に保つようにしており、こうする
ことにより、書込み期間lOでの行選択信号線4の電位
を電源電位にした場合に比べ、書込み期間10でのカラ
ム電流を減少させることができる。なお、書込み期間1
0では行選択信号線4の電位が電源電位以下の中間電位
であっても書込み期間を増大させることなく、書込みは
可能である。
以上のように、この発明によれば、メモリセルへのデー
タの書込み期間中は行選択信号線の電位を電源電位以下
の中間電位に保ち、これにより書込みを行うようにした
ので、書込み期間中のカラム電流を低減することができ
、その結果、消費電力の小さい半導体記憶装置が得られ
る効果がある。
タの書込み期間中は行選択信号線の電位を電源電位以下
の中間電位に保ち、これにより書込みを行うようにした
ので、書込み期間中のカラム電流を低減することができ
、その結果、消費電力の小さい半導体記憶装置が得られ
る効果がある。
選択信号のタイミングを示す図である。
1・・・メモリセル、2・・・メモリセル行、3・・・
行デコーダ、3a・・・行デコーダ本体、3b・・・3
値信号発生回路、4・・・行選択信号線、5・・・ビッ
ト線、6・・・周辺回路、7・・・ビット線負荷トラン
ジスタ又はその他の回路、8・・・行選択信号、9・・
・続出し期間、10・・・書込み期間。 なお図中同一符号は同−又は相当部分を示す。
行デコーダ、3a・・・行デコーダ本体、3b・・・3
値信号発生回路、4・・・行選択信号線、5・・・ビッ
ト線、6・・・周辺回路、7・・・ビット線負荷トラン
ジスタ又はその他の回路、8・・・行選択信号、9・・
・続出し期間、10・・・書込み期間。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)複数のメモリセルからなる複数のメモリセル行と
、該メモリセル行に行選択信号を伝達するための複数の
行選択信号線と、外部からの行アドレスに応じたメモリ
セル行につながる行選択信号線に読出し期間には電源電
位を、書込み期間には接地と電源の中間電位を、書込み
、読出し以外の期間には接地電位の行選択信号を与える
行デコーダとを備えたことを特徴とする半導体記憶装置
。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59217836A JPS6196588A (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置 |
EP85307431A EP0178914B1 (en) | 1984-10-16 | 1985-10-15 | A semiconductor memory device |
DE8585307431T DE3576602D1 (de) | 1984-10-16 | 1985-10-15 | Halbleiterspeicheranordnung. |
US06/788,228 US4709354A (en) | 1984-10-16 | 1985-10-16 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59217836A JPS6196588A (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6196588A true JPS6196588A (ja) | 1986-05-15 |
Family
ID=16710510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59217836A Pending JPS6196588A (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4709354A (ja) |
EP (1) | EP0178914B1 (ja) |
JP (1) | JPS6196588A (ja) |
DE (1) | DE3576602D1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS6337269A (ja) * | 1986-08-01 | 1988-02-17 | Fujitsu Ltd | モ−ド選定回路 |
JP2569538B2 (ja) * | 1987-03-17 | 1997-01-08 | ソニー株式会社 | メモリ装置 |
US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
JP3006014B2 (ja) * | 1990-02-13 | 2000-02-07 | 日本電気株式会社 | 半導体メモリ |
US5295100A (en) * | 1992-08-14 | 1994-03-15 | Micron Semiconductor, Inc. | Method for providing a faster ones voltage level restore operation in a DRAM |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57120294A (en) * | 1981-01-19 | 1982-07-27 | Nec Corp | Memory control circuit |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55101185A (en) * | 1979-01-29 | 1980-08-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
US4539661A (en) * | 1982-06-30 | 1985-09-03 | Fujitsu Limited | Static-type semiconductor memory device |
-
1984
- 1984-10-16 JP JP59217836A patent/JPS6196588A/ja active Pending
-
1985
- 1985-10-15 EP EP85307431A patent/EP0178914B1/en not_active Expired - Lifetime
- 1985-10-15 DE DE8585307431T patent/DE3576602D1/de not_active Expired - Fee Related
- 1985-10-16 US US06/788,228 patent/US4709354A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57120294A (en) * | 1981-01-19 | 1982-07-27 | Nec Corp | Memory control circuit |
Also Published As
Publication number | Publication date |
---|---|
EP0178914B1 (en) | 1990-03-14 |
EP0178914A3 (en) | 1987-09-30 |
EP0178914A2 (en) | 1986-04-23 |
DE3576602D1 (de) | 1990-04-19 |
US4709354A (en) | 1987-11-24 |
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