JPS6057091B2 - 共通メモリの記憶保護方式 - Google Patents
共通メモリの記憶保護方式Info
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- JPS6057091B2 JPS6057091B2 JP55090373A JP9037380A JPS6057091B2 JP S6057091 B2 JPS6057091 B2 JP S6057091B2 JP 55090373 A JP55090373 A JP 55090373A JP 9037380 A JP9037380 A JP 9037380A JP S6057091 B2 JPS6057091 B2 JP S6057091B2
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- JP
- Japan
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- central processing
- common memory
- area
- memory
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- 238000000034 method Methods 0.000 title claims description 3
- 230000005055 memory storage Effects 0.000 title 1
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000004072 lung Anatomy 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
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- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
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- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は共通メモリの記憶保護方式に関し、特に、複数
の中央処理装置と、該複数の中央処理装置によつて共用
され、個々の中央処理装置の専用領域とすべての中央処
理装置からのアクセスを可能とする共通領域とからなる
共通メモリを有するデータ処理システムにおいて、共通
メモリのデータが不用意に破壊されることを防止するよ
うにした記憶保護方式に関する。
の中央処理装置と、該複数の中央処理装置によつて共用
され、個々の中央処理装置の専用領域とすべての中央処
理装置からのアクセスを可能とする共通領域とからなる
共通メモリを有するデータ処理システムにおいて、共通
メモリのデータが不用意に破壊されることを防止するよ
うにした記憶保護方式に関する。
複数の中央処理装置（以下ＣＰＵと記す）からアクセス
される共通メモリにおいては、各々のＣＰＵの管理する
データを他のＣＰＵから不用意にアクセスされないよう
にする保護機能が必須である。
される共通メモリにおいては、各々のＣＰＵの管理する
データを他のＣＰＵから不用意にアクセスされないよう
にする保護機能が必須である。
また共通メモリ上には、システム的に重要なデータがお
かれるので、共通メモリの高信頼化のための二重化等が
おこなわれるが、片肺運転時に、Ｊオンライン側の共通
メモリのデータがオフライン側の共通メモリの保守作業
などのために破壊されないようにする必要がある。
かれるので、共通メモリの高信頼化のための二重化等が
おこなわれるが、片肺運転時に、Ｊオンライン側の共通
メモリのデータがオフライン側の共通メモリの保守作業
などのために破壊されないようにする必要がある。
本発明は、共通メモリのデータが、プログラムの暴走、
ＣＰＵの故障等によつて破壊されることを防ぎ、かつ、
共通メモリ自体を二重化した場合に、オンライン側共通
メモリのデータを破壊することなく、オフライン側の共
通メモリのデータにアクセス可能とすることを目的とし
、そしてそのため本発明は複数の中央処理装置と、該複
数の中央処理装置によつて共用され、個々の中央処理装
置の専用領域とすべての中央処理装置からのアクセスを
可能とする共通領域とからなる共通メモリを有するデー
タ処理システムにおいて、上記各専用領域と共通領域の
それぞれの境界を指示する境界設定レジスタと、上記各
中央処理装置に対応してもうけられ上記各専用領域およ
び共通領域へのアクセス可否を指示するプロテクトレジ
スタと、上記各中央処理装置のステータスと上記共通メ
モリのステータスとを比較するステータス判定回路と、
上記中央処理装置からのアクセスに対して上記境界設定
レジスタ、上記プロテクトレジスタおよび上記ステータ
ス判定回路の出力にもとづいて当該アクセスの可否を判
定するプロテクト判定回路とをそなえ、上記中央処理装
置から共通メモリへのアクセスにおいて、上記ステータ
スが一致しかつあらかじめ指示された領域へのアクセス
である場合のみ、当該アクセス許可するようにしたこと
を特徴とする。
ＣＰＵの故障等によつて破壊されることを防ぎ、かつ、
共通メモリ自体を二重化した場合に、オンライン側共通
メモリのデータを破壊することなく、オフライン側の共
通メモリのデータにアクセス可能とすることを目的とし
、そしてそのため本発明は複数の中央処理装置と、該複
数の中央処理装置によつて共用され、個々の中央処理装
置の専用領域とすべての中央処理装置からのアクセスを
可能とする共通領域とからなる共通メモリを有するデー
タ処理システムにおいて、上記各専用領域と共通領域の
それぞれの境界を指示する境界設定レジスタと、上記各
中央処理装置に対応してもうけられ上記各専用領域およ
び共通領域へのアクセス可否を指示するプロテクトレジ
スタと、上記各中央処理装置のステータスと上記共通メ
モリのステータスとを比較するステータス判定回路と、
上記中央処理装置からのアクセスに対して上記境界設定
レジスタ、上記プロテクトレジスタおよび上記ステータ
ス判定回路の出力にもとづいて当該アクセスの可否を判
定するプロテクト判定回路とをそなえ、上記中央処理装
置から共通メモリへのアクセスにおいて、上記ステータ
スが一致しかつあらかじめ指示された領域へのアクセス
である場合のみ、当該アクセス許可するようにしたこと
を特徴とする。
本発明においては、ＣＰＵと共通メモリの各々に状態（
ステータス）を示す信号がもうけられている。
ステータス）を示す信号がもうけられている。
ＣＰＵ側の状態を示す信号は、ＣＰＵのプログラムまた
はハードウェアによつてＣＰＵが正常動作可能な場合に
オンとなり（これをＣＰＵオンライン状態とよふ）、ウ
ォッチドッグ割込み等によつて異常が検出された場合等
にオフとなるようにされている。
はハードウェアによつてＣＰＵが正常動作可能な場合に
オンとなり（これをＣＰＵオンライン状態とよふ）、ウ
ォッチドッグ割込み等によつて異常が検出された場合等
にオフとなるようにされている。
（これをＣＰＵオフライン状態とよふ）。一方、共通メ
モリ側の状態を示す信号は、ＣＰＵのプログラムまたは
共通メモリのハードウェアによつて、共通メモリが正常
動作可能な場合にオンとなり（これを共通メモリ、オン
ライン状態とよぶ）、共通メモリのデータチェック回路
によつてビット誤りが検出された場合等にオフとなるよ
うにされている（これを共通メモリ・オフライン状態と
よぶ）。
モリ側の状態を示す信号は、ＣＰＵのプログラムまたは
共通メモリのハードウェアによつて、共通メモリが正常
動作可能な場合にオンとなり（これを共通メモリ、オン
ライン状態とよぶ）、共通メモリのデータチェック回路
によつてビット誤りが検出された場合等にオフとなるよ
うにされている（これを共通メモリ・オフライン状態と
よぶ）。
そして、これらの状態の組合せによつて、第１図に示す
ように、ＣＰＵから共通メモリへのアクセス可否を制御
する。
ように、ＣＰＵから共通メモリへのアクセス可否を制御
する。
すなわち、ＣＰＵと共通メモリが共にオンライン状態ま
たは共にオフライン状態のとき、アクセス可であり、そ
の他の場合はアクセス不可となるように制御する。以下
、本発明を図面により詳細に説明する。
たは共にオフライン状態のとき、アクセス可であり、そ
の他の場合はアクセス不可となるように制御する。以下
、本発明を図面により詳細に説明する。
第２図は、本発明による実施例のデータ処理システムの
ブロック図であり、図中、１〜３は中央処理装置（ＣＰ
Ｕ＃ｏ〜＃ｎ）、４と５は共通メモリ制御部（Ｃ間ＭＣ
）、６と７は記憶装置（Ｃ６−ＭＡ）、８〜１０はＣＰ
Ｕステータスビット（ＳＴ＃ｏ〜＃ｎ）、１１はオフラ
インアクセスレジスタ（′０ＦＡＲ）、１２は共通メモ
リステータスビット（Ｃ閣ＭＳＴ）、１３はステ−タス
ー致判定回路、１４はＣＰＵ＃ｏ〜＃ｎに対応するプロ
テクトレジスタ（ＰＲＴ＃ｏ〜＃ｎ）、１５は境界設定
レジスタ（ＰＲＴＢＮＤ）、１６はプロテクト判定回路
、１７〜１９は各ＣＰＵに対応したメモリ領域（Ｍ＃ｏ
〜＃ｎ）、２０は共通メモリ領域（ＭＣσＭ）、２１〜
２３はアドレス（ＡＤＤ）信号線、２４はメモリアクセ
スイネーブル（ＥＮ）信号線である。第２図の実施例は
、二重化メモリシステムの例であり、共通メモリ制御部
５は同４と記憶装置（Ｃ′（５Ｎ４Ａ）７は同６それぞ
れ同一構成を有しており、図は簡単化のために一方の構
成のみを図示している。
ブロック図であり、図中、１〜３は中央処理装置（ＣＰ
Ｕ＃ｏ〜＃ｎ）、４と５は共通メモリ制御部（Ｃ間ＭＣ
）、６と７は記憶装置（Ｃ６−ＭＡ）、８〜１０はＣＰ
Ｕステータスビット（ＳＴ＃ｏ〜＃ｎ）、１１はオフラ
インアクセスレジスタ（′０ＦＡＲ）、１２は共通メモ
リステータスビット（Ｃ閣ＭＳＴ）、１３はステ−タス
ー致判定回路、１４はＣＰＵ＃ｏ〜＃ｎに対応するプロ
テクトレジスタ（ＰＲＴ＃ｏ〜＃ｎ）、１５は境界設定
レジスタ（ＰＲＴＢＮＤ）、１６はプロテクト判定回路
、１７〜１９は各ＣＰＵに対応したメモリ領域（Ｍ＃ｏ
〜＃ｎ）、２０は共通メモリ領域（ＭＣσＭ）、２１〜
２３はアドレス（ＡＤＤ）信号線、２４はメモリアクセ
スイネーブル（ＥＮ）信号線である。第２図の実施例は
、二重化メモリシステムの例であり、共通メモリ制御部
５は同４と記憶装置（Ｃ′（５Ｎ４Ａ）７は同６それぞ
れ同一構成を有しており、図は簡単化のために一方の構
成のみを図示している。
第２図の実施例におけるメモリアクセス動作は以下の通
りてある。
りてある。
各ＣＰＵは、メモリアクセスを行なうとき、アドレス情
報とともに、自ＣＰＵのステータスを表わすステータス
情報を共通メモリ制御部ＣｂＭＣへ送出する。
報とともに、自ＣＰＵのステータスを表わすステータス
情報を共通メモリ制御部ＣｂＭＣへ送出する。
共通メモリ制御部ＣσＮ４Ｃは、ＣＰＵから送出されて
きたステータス情報と、記憶装置ＣｂＭＡのステータス
を表わす共通メモリステータス情報とをステ−タスー致
判定回路１３にて比較する。そして、第１図により前記
したように、両ステータスが一致し、共にオンライン状
態または共にオフライン状態のときのみ、メモリアクセ
スイネーブル信号をプロテクト判定回路１６へ送出する
。なお、共通メモリステータスビットＣ間ＭＳＴｌ２が
オフライン状態を示しているときは、オフラインアクセ
スレジスタ０ＦＡＲ１１に保持されているオフライン使
用のＣＰＵ番号と、メモリアクセス要求を発生したＣＰ
Ｕ番号との比較を合わせて行ない、ステータス情報とＣ
ＰＵ番号の両者が一致したときのみ、メモリアクセスイ
ネーブル信号を送出するようにする。
きたステータス情報と、記憶装置ＣｂＭＡのステータス
を表わす共通メモリステータス情報とをステ−タスー致
判定回路１３にて比較する。そして、第１図により前記
したように、両ステータスが一致し、共にオンライン状
態または共にオフライン状態のときのみ、メモリアクセ
スイネーブル信号をプロテクト判定回路１６へ送出する
。なお、共通メモリステータスビットＣ間ＭＳＴｌ２が
オフライン状態を示しているときは、オフラインアクセ
スレジスタ０ＦＡＲ１１に保持されているオフライン使
用のＣＰＵ番号と、メモリアクセス要求を発生したＣＰ
Ｕ番号との比較を合わせて行ない、ステータス情報とＣ
ＰＵ番号の両者が一致したときのみ、メモリアクセスイ
ネーブル信号を送出するようにする。
一方、ＣＰＵからのアドレス情報は、プロテクト判定回
路１６へ送出され、自ＣＰＵに対応するプロテクトレジ
スタＰＲＴｌ４と境界設定レジスタ１５の内容にもとづ
き、当該アドレスへのアクセスが可能か否かを判定され
る。
路１６へ送出され、自ＣＰＵに対応するプロテクトレジ
スタＰＲＴｌ４と境界設定レジスタ１５の内容にもとづ
き、当該アドレスへのアクセスが可能か否かを判定され
る。
境界設定レジスタ１５は、メモリ領域Ｍ＃ｏとＭ＃１の
境界アドレス、Ｍ＃１とＭ＃２ （図示せず）の境界ア
ドレス、 Ｍ＃０〜１（図示せす）とＭ＃ｎの境界ア
ドレス、Ｍ＃ｍとＭＣσＭの境界アドレスをそれぞれ保
持しており、これにより、プロテクト判定回路１６は、
当該アクセスのアドレス情報がどのメモリ領域に対する
ものかを判別する。
境界アドレス、Ｍ＃１とＭ＃２ （図示せず）の境界ア
ドレス、 Ｍ＃０〜１（図示せす）とＭ＃ｎの境界ア
ドレス、Ｍ＃ｍとＭＣσＭの境界アドレスをそれぞれ保
持しており、これにより、プロテクト判定回路１６は、
当該アクセスのアドレス情報がどのメモリ領域に対する
ものかを判別する。
そして、各ＣＰＵ対応にもうけられているプロテクトレ
ジスタＰＲＴｌ４には、各メモリ領域に対する対応ＣＰ
Ｕからのアクセスが可能か否かの情報が保持されており
、プロテクト判定回路１６は、境界設定レジスタ１５に
より当該アクセスアドレスがどのメモリ領域に対するも
のかを判別した後、プロテクトレジスタ１４により、メ
モリアクセスの可否を判定する。このとき、ステ−タス
ー致判定回路１３からメモリアクセスイネーブル信号が
送出されているときのみメモリアクセス可とすることは
言うまでもない。プロテクトレジスタＰＲＴｌ４の設定
例を第３図に示す。第３図はＣＰＵが４台の場合の例で
あり、各ＣＰＵ＃ｏ〜＃３に対応するプロテクトレジス
タＰＲＴｌ４の内容をそれぞれ、゜“００００゛，“０
００Ｆ゛，“００１０゛，“゜００１丁゛と設定すれは
各ＣＰＵは自ＣＰＵの専用領域のみリード／ライトが可
能であり、他ＣＰＵの専用領域および共通領域はリード
のみ可能となる。
ジスタＰＲＴｌ４には、各メモリ領域に対する対応ＣＰ
Ｕからのアクセスが可能か否かの情報が保持されており
、プロテクト判定回路１６は、境界設定レジスタ１５に
より当該アクセスアドレスがどのメモリ領域に対するも
のかを判別した後、プロテクトレジスタ１４により、メ
モリアクセスの可否を判定する。このとき、ステ−タス
ー致判定回路１３からメモリアクセスイネーブル信号が
送出されているときのみメモリアクセス可とすることは
言うまでもない。プロテクトレジスタＰＲＴｌ４の設定
例を第３図に示す。第３図はＣＰＵが４台の場合の例で
あり、各ＣＰＵ＃ｏ〜＃３に対応するプロテクトレジス
タＰＲＴｌ４の内容をそれぞれ、゜“００００゛，“０
００Ｆ゛，“００１０゛，“゜００１丁゛と設定すれは
各ＣＰＵは自ＣＰＵの専用領域のみリード／ライトが可
能であり、他ＣＰＵの専用領域および共通領域はリード
のみ可能となる。
また、上記プロテクトレジスタＰＲＴｌ４の内容をそれ
ぞれ、゛゜０１００゛，０１０Ｆ′，“゜０１１０゛，
゜゛０１１『゛と設定すれば、各ＣＰＵは自ＣＰＵの専
用領域および共通領域のリード／ライトが可能となる。
さらに、プロテクトレジスタＰＲＴｌ４の内容を゜゜１
ＸＸＸ゛（Ｘは１，０任意の値）とすれば、すべてのメ
モリ領域に対するリード／ライトが可能となる。上記の
ようにして、プロテクト判定回路１６により、アクセス
可能と判定された場合のみ、記憶装置（Ｃｂ〜Ａ）への
アクセスが行なわれる。
ぞれ、゛゜０１００゛，０１０Ｆ′，“゜０１１０゛，
゜゛０１１『゛と設定すれば、各ＣＰＵは自ＣＰＵの専
用領域および共通領域のリード／ライトが可能となる。
さらに、プロテクトレジスタＰＲＴｌ４の内容を゜゜１
ＸＸＸ゛（Ｘは１，０任意の値）とすれば、すべてのメ
モリ領域に対するリード／ライトが可能となる。上記の
ようにして、プロテクト判定回路１６により、アクセス
可能と判定された場合のみ、記憶装置（Ｃｂ〜Ａ）への
アクセスが行なわれる。
なお、個々の専用領域は、対応ＣＰＵのダウン時に、予
備厚ＣＰＵにより引き継がれなくてはならない。その場
合、予備系ＣＰＵは自身に対応するプロテクトレジスタ
ＰＲＴｌ４を書換えることにより容易に、ダウンしたＣ
ＰＵの専用領域を引き継ぐことができる。このように、
本発明においては、ＣＰＵステータスビットと、共通メ
モリステータスビットが一致したときのみ、アクセスを
受付けるようにしたので、オンライン（運転中の状態）
のＣＰＵはオンラインの記憶装置（ＣσＭＡ）に、オフ
ラインのＣｐｕはオフラインの記憶装置（ＣｂＭＡ）に
のみアクセス可能となる。
備厚ＣＰＵにより引き継がれなくてはならない。その場
合、予備系ＣＰＵは自身に対応するプロテクトレジスタ
ＰＲＴｌ４を書換えることにより容易に、ダウンしたＣ
ＰＵの専用領域を引き継ぐことができる。このように、
本発明においては、ＣＰＵステータスビットと、共通メ
モリステータスビットが一致したときのみ、アクセスを
受付けるようにしたので、オンライン（運転中の状態）
のＣＰＵはオンラインの記憶装置（ＣσＭＡ）に、オフ
ラインのＣｐｕはオフラインの記憶装置（ＣｂＭＡ）に
のみアクセス可能となる。
これにより、二重化メモリの片系運用、片系保守を実現
することがてきる。さらに、本発明においては、共通メ
モリ制御部Ｃ間ＭＣに境界設定レジスタをもうけ、メモ
リ領域を各ＣＰＵ専用領域と共通領域に分割するととも
に、各ＣＰＵに物理的に対応するプロテクトレジスタに
より、分割された各メモリ領域に対するプロテクト動作
を行なうようにしたのでメモリ保護を有効に行なうこと
ができる。以上説明したように、本発明によれば、共通
メモリ上のデータがプログラムの暴走、ＣＰＵの故障等
によつて不用意に破壊されることを防ぐことが可能とな
るとともに、二重化された共通メモリにおいては、片系
の保守を行なう場合に、システ゛ムを停止せず、かつオ
ンライン側のメモリ内容を破壊せすにオフライン側の保
守アクセスが可能となり、システムの可用性を高めるい
うすぐれた効果を奏する。
することがてきる。さらに、本発明においては、共通メ
モリ制御部Ｃ間ＭＣに境界設定レジスタをもうけ、メモ
リ領域を各ＣＰＵ専用領域と共通領域に分割するととも
に、各ＣＰＵに物理的に対応するプロテクトレジスタに
より、分割された各メモリ領域に対するプロテクト動作
を行なうようにしたのでメモリ保護を有効に行なうこと
ができる。以上説明したように、本発明によれば、共通
メモリ上のデータがプログラムの暴走、ＣＰＵの故障等
によつて不用意に破壊されることを防ぐことが可能とな
るとともに、二重化された共通メモリにおいては、片系
の保守を行なう場合に、システ゛ムを停止せず、かつオ
ンライン側のメモリ内容を破壊せすにオフライン側の保
守アクセスが可能となり、システムの可用性を高めるい
うすぐれた効果を奏する。
第１図はＣＰＵと共通メモリの状態にもとづいてアクセ
ス可否を制御する態様を示す図、第２図は本発明による
実施例のデータ処理システムのブロック図、第３図はプ
ロテクトレジスタの設定例である。 ｌ 第２図において、１〜３は中央処理装置、４と５は
共通メモリ制御部、６と７は記憶装置、８〜１０はＣＰ
Ｕステータスビット、１２は共通メモリステータスビッ
ト、１３はステ−タスー致判定回路、１４はプロテクト
レジスタ、１５は境界設定レジスタ、１６はプロテクト
判定回路である。
ス可否を制御する態様を示す図、第２図は本発明による
実施例のデータ処理システムのブロック図、第３図はプ
ロテクトレジスタの設定例である。 ｌ 第２図において、１〜３は中央処理装置、４と５は
共通メモリ制御部、６と７は記憶装置、８〜１０はＣＰ
Ｕステータスビット、１２は共通メモリステータスビッ
ト、１３はステ−タスー致判定回路、１４はプロテクト
レジスタ、１５は境界設定レジスタ、１６はプロテクト
判定回路である。
Claims (1)
- １ 複数の中央処理装置と、該複数の中央処理装置によ
つて共用され、個々の中央処理装置の専用領域とすべて
の中央処理装置からのアクセスを可能とする共通領域と
からなる共通メモリを有し、上記各中央処理装置はオン
ライン稼動中に障害発生によりオンラインステータスに
切り換るデータ処理システムにおいて、上記各専用領域
同志と、専用領域と共用領域の境界を指示する境界設定
レジスタと、上記各中央処理装置に対応してもうけられ
上記各分割された専用領域中の書込許可領域を指示する
プロテクトレジスタと、上記各中央処理装置のオンライ
ン／オフラインステータスと上記共通メモリのオンライ
ン／オンラインステータスとを比較するステータス判定
回路と、上記中央処理装置からのアクセスに対して上記
境界設定レジスタ、上記プロテクトレジスタおよび上記
ステータス判定回路の出力にもとづいて当該アクセスの
可否を判定するプロテクト判定回路とをそなえ、上記中
央処理装置から共通メモリへのアクセス時に、上記オン
ライン／オフラインステータスが一致しかつ上記プロテ
クトレジスタで指示された領域へのアクセスである場合
のみ、当該アクセスを許可するようにしたことを特徴と
する共通メモリの記憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090373A JPS6057091B2 (ja) | 1980-07-02 | 1980-07-02 | 共通メモリの記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090373A JPS6057091B2 (ja) | 1980-07-02 | 1980-07-02 | 共通メモリの記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5715298A JPS5715298A (en) | 1982-01-26 |
| JPS6057091B2 true JPS6057091B2 (ja) | 1985-12-13 |
Family
ID=13996753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55090373A Expired JPS6057091B2 (ja) | 1980-07-02 | 1980-07-02 | 共通メモリの記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057091B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914062A (ja) * | 1982-07-15 | 1984-01-24 | Hitachi Ltd | 二重化共有メモリ制御方法 |
| JPS601995A (ja) * | 1983-06-17 | 1985-01-08 | Hitachi Ltd | マイクロプロセツサの制御方式 |
| JPH047764A (ja) * | 1990-04-26 | 1992-01-13 | Matsushita Electric Ind Co Ltd | マルチプロセッサ装置 |
| KR20200065762A (ko) * | 2018-11-30 | 2020-06-09 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
| US11397694B2 (en) * | 2019-09-17 | 2022-07-26 | Micron Technology, Inc. | Memory chip connecting a system on a chip and an accelerator chip |
-
1980
- 1980-07-02 JP JP55090373A patent/JPS6057091B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5715298A (en) | 1982-01-26 |
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