JP2640139B2 - メモリカード - Google Patents

Description

【発明の詳細な説明】 ［概要］ 情報処理システムに構成されるメモリカードに関し、 システムにおいて複数のメモリカードの故障が確実に
検出できるようにすることを目的とし、 複数のメモリユニットと、ユニットコントロールレジ
スタと、内部故障検出回路と、エラーステータスレジス
タと、内部異常通知信号抑止手段とを有し、各メモリユ
ニットは、外部からのアクセスによりデータの書き込み
および読み出しがなされるものであり、ユニットコント
ロールレジスタは、外部からの設定により前記メモリユ
ニット別に、その動作可、動作不可を制御するものであ
り、内部故障検出回路は、外部からのアクセスにおける
内部処理の故障を検出するものであり、エラーステータ
スレジスタは、前記内部故障検出回路における故障検出
時に、内部異常通知信号を外部に出力するものであり、
内部異常通知信号抑止手段は、前記ユニットコントロー
ルレジスタが全メモリユニットを動作付加とするように
設定された時に、前記内部異常通知信号の出力を抑止す
るものであるように構成する。

［産業上の利用分野］ 本発明は、情報処理システムに構成されるメモリカー
ドに関する。

［従来の技術］ 第２図は、複数のメモリカードが構成される情報処理
システムの概略構成図である。同図において、メモリカ
ード1,2,3は、それぞれ別々のボードにメモリ素子を構
成し、システムの規模に応じて取り外しができるように
なされているもので、CPU4からのアクセスによりデータ
の書き込みおよび読み出しがなされるものである。

それぞれのメモリカード1,2,3内では、メモリ素子を
複数のユニットa,b,c,dに分けて管理がなされている。
すなわち、故障、あるいはメモリ素子の未実装による使
用できない状態を、メモリユニット単位に管理するた
め、それぞれのメモリユニットa,b,c,dに対応したユニ
ットコントロールレジスタCRが備えられ、そのユニット
コントロールレジスタCRの状態をCPU4が設定することに
より、メモリユニット単位にその動作可または動作不可
の状態が制御され、動作不可の状態では、CPU4の間違い
によるアクセスに対して、誤動作が生じないように無応
答となるように制御される。

また、それぞれのメモリカード1,2,3には、第３図に
示すように、内部故障検出回路21およびエラーステータ
スレジスタ22が備えられている。内部故障検出回路21
は、CPU4からのアクセスに対するアドレス解析部等の内
部処理における故障を検出するもので、故障が検出され
るとエラーステータスレジスタ22に対して内部故障検出
信号を発行するようになされたものである。エラーステ
ータスレジスタ22は、内部故障検出信号が入力される
と、内部異常通知信号をセットし出力するものである。
この内部異常通知信号は、メモリカード内の機能を停止
すると共に、OR回路23を介してCPU4に出力される。

このCPU4への内部異常通知信号の出力は、通常、第２
図に示すように、各メモリカード1,2,3からの出力信号
線がワイヤードORされて、１本の信号線を介してなされ
ている。従って、通知を受けたCPU4は、各メモリカード
1,2,3のエラーステータスレジスタ22を順次アクセスし
て、どのメモリカードに故障が発生したかを検出してい
た。

［発明が解決しようとする課題］ しかしながら、上記従来のCPU4への内部異常通知信号
の出力では、１つのメモリカードにおいて故障が発生す
ると、内部異常通知信号が出力されたままとなるため、
CPU4では他のメモリカードで故障が発生しても、その発
生が検出されず、誤動作を招くという問題があった。

本発明は、このような問題に鑑みて創案されたもの
で、情報処理システムにおいて複数のメモリカードの故
障が確実に検出されることのできるメモリカードを提供
することを目的としている。

［課題を解決するための手段］ 上記目的を達成するための本発明における手段は、複
数のメモリユニットと、ユニットコントロールレジスタ
と、内部故障検出回路と、エラーステータスレジスタ
と、内部異常通知抑止手段とを有し、各メモリユニット
は、外部からのアクセスによりデータの書き込みおよび
読み出しがなされるものであり、ユニットコントロール
レジスタは、外部からの設定により前記メモリユニット
別に、その動作可、動作不可を制御するものであり、内
部故障検出回路は、外部からのアクセスにおける内部処
理の故障を検出するものであり、エラーステータスレジ
スタは、前記内部故障検出回路における故障検出時に、
内部異常通知信号を外部に出力するものであり、内部異
常通知信号抑止手段は、前記ユニットコントロールレジ
スタが全メモリユニットを動作不可とするように設定さ
れた時に、前記内部異常通知信号の出力を抑止するもの
であるように構成したメモリカードによる。

［作用］ 内部故障検出回路により故障が検出されると、ユニッ
トコントロールレジスタにより、外部に内部異常通知信
号が出力される。この内部異常通知信号により、外部に
おいてメモリカードの故障が検出され、そして、外部か
らのユニットコントロールレジスタへの設定が、全メモ
リユニットを動作不可とするようになされると、内部異
常通知信号抑止手段により前記内部異常通知信号の外部
への出力が抑止される。

これにより、複数のメモリカードからの内部異常通知
信号の重複を防ぐことができ、外部における故障検出漏
れを防ぐことができる。

［実施例］ 以下、図面を参照して、本発明の実施例を詳細に説明
する。

第１図は、本発明の一実施例であるメモリカードの構
成図であり、同図に示すメモリカードは、第２図に示し
た情報処理システムに構成されるものである。第１図に
おいて、a,b,c,dはメモリの管理単位に区分されたメモ
リユニットであり、それぞれにメモリ素子が構成され、
外部のCPU4からのアクセスによりデータの書き込みおよ
び読み出しが行なわれるようになされたものである。CR
はユニットコントロールレジスタであり、各メモリユニ
ットに対応した４ビットのレジスタからなり、対応する
メモリユニットの動作状態を制御するもので、CPU4から
のアクセスによりセット（“1"）、リセット（“0"）が
なされる。セットの状態によりメモリユニットは動作可
の状態に制御がなされ、リセットの状態では動作不可、
すなわち、CPU4からのアクセスに対して無応答となる状
態に制御がなされる。

21は内部故障検出回路であり、従来と同様にCPU4から
のアクセスに対するアドレス解析部等の内部処理におけ
る故障を検出するもので、故障が検出されると内部故障
検出信号を発行するようになされたものである。22はエ
ラーステータスレジスタであり、従来と同様に前記内部
故障検出信号を入力すると、内部異常通知信号をセット
し出力するようになされたものである。この内部異常通
知信号は、メモリカード内の機能を停止すると共に、OR
回路23を介してCPU4に出力するようになされている。

24は、内部異常通知信号抑止手段であり、AND（論理
積）回路25、NAND（否定積）回路26からなるものであ
る。AND回路25は、エラーステータスレジスタ22とOR回
路23の間に介設され、エラーステータスレジスタ22から
出力される内部異常通知信号を入力して、CPU4への出力
を制御するように構成されたものである。NAND回路26
は、ユニットコントロールレジスタCRのそれぞれのビッ
ト状態を反転入力し、出力を前記AND回路25の一方の入
力とするように構成されたものである。従って、ユニッ
トコントロールレジスタCRの設定が、全て論理“0"（リ
セット、動作不可の状態）の状態の時のみNAND回路26の
出力は論理“0"となり、AND回路25において内部異常通
知信号の出力を抑止することになり、他の状態の時は全
て論理“1"となって、AND回路25において内部異常通知
信号はCPU4に出力されることになる。

上記構成によるメモリカードが第２図に示す情報処理
システムに構成されると、各メモリカード1,2,3は、CPU
4からのアクセスがなされる状態、すなわち、ユニット
コントロールレジスタCRのいずれかがセットされてメモ
リユニットが動作状態の時には、NAND回路26の出力は論
理“1"である。従って、この状態の時に、内部故障検出
回路21により内部処理における故障が検出された場合に
は、エラーステータスレジスタ22から出力される内部異
常通知信号（論理“1"）は、AND回路25およびOR回路23
を介してCPU4に出力される。CPU4では、内部異常通知信
号を受けると各メモリカード1,2,3のエラーステータス
レジスタ22をアクセスして、故障したメモリカードを認
識すると共に、そのメモリカードのユニットコントロー
ルレジスタCRにアクセスして、全てのレジスタをリセッ
トに設定する。これにより、NAND回路26の出力は論理
“0"となり、AND回路25においてCPU4への内部異常通知
信号の出力が抑止される。

これにより、CPU4は他のメモリカードに故障が発生し
ても再度認識することができる。

［発明の効果］ 以上説明したように、本発明によれば、複数のメモリ
カードを構成する情報処理システムにおいて、それぞれ
のメモリカードの故障が確実に認識されるようになり、
アクセスにおける誤動作を防ぐことのできるメモリカー
ドを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリカードの構成
図、 第２図は複数のメモリカードが構成される情報処理シス
テムの概略構成図、 第３図は従来のメモリカードの構成図である。 1,2,3……メモリカード、４……CPU、 a,b,c,d……メモリユニット、 CR……ユニットコントロールレジスタ、 21……内部故障検出回路、 22……エラーステータスレジスタ、 23……OR回路、 24……内部異常通知信号抑止手段、 25……AND回路、 26……NAND回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田原 考一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のメモリユニット（a,b,c,d）と、ユ
   ニットコントロールレジスタ（CR）と、内部故障検出回
   路（21）と、エラーステータスレジスタ（22）と、内部
   異常通知信号抑止手段（24）とを有し、 各メモリユニット（a,b,c,d）は、外部からのアクセス
   によりデータの書き込みおよび読み出しがなされるもの
   であり、 ユニットコントロールレジスタ（CR）は、外部からの設
   定により前記メモリユニット（a,b,c,d）別に、その動
   作可、動作不可を制御するものであり、 内部故障検出回路（21）は、外部からのアクセスにおけ
   る内部処理の故障を検出するものであり、 エラーステータスレジスタ（22）は、前記内部故障検出
   回路（21）における故障検出時に、内部異常通知信号を
   外部に出力するものであり、 内部異常通知信号抑止手段（24）は、前記ユニットコン
   トロールレジスタ（CR）が全メモリユニット（a,b,c,
   d）を動作不可とするように設定された時に、前記内部
   異常通知信号の出力を抑止するものである、ことを特徴
   とするメモリカード。