JPH047764A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
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- JPH047764A JPH047764A JP2113865A JP11386590A JPH047764A JP H047764 A JPH047764 A JP H047764A JP 2113865 A JP2113865 A JP 2113865A JP 11386590 A JP11386590 A JP 11386590A JP H047764 A JPH047764 A JP H047764A
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- ram
- cpu
- ram area
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- Pending
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract 1
- 230000002950 deficient Effects 0.000 abstract 1
- 238000004364 calculation method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数の中央演算処理装置で構成されたシステム
のメモリ共有領域のデータ保護に関するものである。
のメモリ共有領域のデータ保護に関するものである。
従来の技術
以下に従来のマルチプロセッサ装置について説明する。
第４図は従来技術の複数の中央演算処理装置システムに
おけるメモリ構成図である。第４図におい、て、１．２
は中央演算処理装置（以下、単にＣＰＵと称する）、３
はＣＰＵＩ、２が読み書き可能な共有メモリ領域である
ＲＡＭ、４はＣＰＵＩ。
おけるメモリ構成図である。第４図におい、て、１．２
は中央演算処理装置（以下、単にＣＰＵと称する）、３
はＣＰＵＩ、２が読み書き可能な共有メモリ領域である
ＲＡＭ、４はＣＰＵＩ。
２とＲＡＭ３との情報伝達媒体であるシステムバスであ
る。
る。
以上のように構成されたシステムについて、以下にその
動作を説明する。
動作を説明する。
ＣＰＵＩは、ＲＡＭ領域３上のデータを、システムバス
４を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス４を介し
てＲＡＭ領域３へ書き込む。
４を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス４を介し
てＲＡＭ領域３へ書き込む。
ＣＰＵ２は、ＲＡＭ領域３上のデータを、システムバス
４を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス４を介し
てＲＡＭ領域３へ書き込む。
４を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス４を介し
てＲＡＭ領域３へ書き込む。
発明が解決しようとする課題
しかしながら、上記の従来の構成では、２つの中央演算
処理装置が読み書き可能なＲＡＭ領域を共有していたの
で、機械語命令で構成されるプログラム次第では、不必
要に一方の中央演算処理装置が書き込んだデータを、も
う一方の中央演算処理装置が書き換えることがあるとい
う問題点を有していた。
処理装置が読み書き可能なＲＡＭ領域を共有していたの
で、機械語命令で構成されるプログラム次第では、不必
要に一方の中央演算処理装置が書き込んだデータを、も
う一方の中央演算処理装置が書き換えることがあるとい
う問題点を有していた。
本発明は上記従来の問題点を解決するもので読み書き可
能なＲＡＭの内容を不必要に書き換えられることがない
ように保護を行うことのできるマルチプロセッサ装置を
提供することを目的とする。
能なＲＡＭの内容を不必要に書き換えられることがない
ように保護を行うことのできるマルチプロセッサ装置を
提供することを目的とする。
課題を解決するための手段
この課題を達成するために本発明のマルチプロセッサ装
置は、第１の構成として、複数の中央演算処理装置と、
全ての中央演算処理装置により書き込み可能で共有でき
るＲＡＭ領域と、複数の中央演算処理装置の各々に対し
て共有ＲＡＭへの書き込みが可能か否かを指定できる制
御手段とを設けるという構成と、第２の構成として、複
数の中央演算処理装置と、全ての中央演算処理装置によ
り書き込み可能で共有できるＲＡＭ領域と、中央演算処
理装置が実行する命令中に、共有が可能なＲＡＭに対し
て書き込みが行えるか否かの情報を盛り込み、命令の解
読と実行時に、共有が可能なＲＡＭへの書き込みが判定
可能なように構成されている。
置は、第１の構成として、複数の中央演算処理装置と、
全ての中央演算処理装置により書き込み可能で共有でき
るＲＡＭ領域と、複数の中央演算処理装置の各々に対し
て共有ＲＡＭへの書き込みが可能か否かを指定できる制
御手段とを設けるという構成と、第２の構成として、複
数の中央演算処理装置と、全ての中央演算処理装置によ
り書き込み可能で共有できるＲＡＭ領域と、中央演算処
理装置が実行する命令中に、共有が可能なＲＡＭに対し
て書き込みが行えるか否かの情報を盛り込み、命令の解
読と実行時に、共有が可能なＲＡＭへの書き込みが判定
可能なように構成されている。
作用
この構成によって、共有ＲＡＭ領域の内容を不必要に書
き換えられることがないように保護を行うことができる
。
き換えられることがないように保護を行うことができる
。
実施例
以下に本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の第１実施例における書き込み制御手
段としてフラグを用いた構成を示すものである。
段としてフラグを用いた構成を示すものである。
第１図において、１．２は中央演算処理装置（以下、単
にＣＰＵと称する。）、３はＣＰＵＩ２が読み書き可能
な共有メモリ領域であるＲＡＭ。
にＣＰＵと称する。）、３はＣＰＵＩ２が読み書き可能
な共有メモリ領域であるＲＡＭ。
５はＣＰＵＩ、２が読み出しが可能で、ＣＰＵＩのみが
書き込み可能なメモリ領域であるＲＡＭ。
書き込み可能なメモリ領域であるＲＡＭ。
６はＣＰＵＩ、２が読み出しが可能で、ＣＰＵ２のみが
書き込み可能なメモリ領域であるＲＡＭ。
書き込み可能なメモリ領域であるＲＡＭ。
１０はＣＰＵＩがＲＡＭ３に書き込みが可能か否かを記
憶するフラグ、１１はＣＰＵ２がＲＡＭ３に書き込みか
可能か否かを記憶するフラグ、４はＣＰＵ１．２とＲＡ
Ｍ４，５．６とフラグ１０１１との情報伝達媒体である
システムバスである。
憶するフラグ、１１はＣＰＵ２がＲＡＭ３に書き込みか
可能か否かを記憶するフラグ、４はＣＰＵ１．２とＲＡ
Ｍ４，５．６とフラグ１０１１との情報伝達媒体である
システムバスである。
以上のように構成されたマルチプロセッサ装置について
、以下にその動作を説明する。
、以下にその動作を説明する。
まず始めに、ＣＰＵＩかＲＡＭ領域３に書き込みが可能
なようにフラグ１０を“１”にセットする。次に、ＣＰ
ＵＩは、ＲＡＭ領域３、またはＲＡＭ領域５上のデータ
を、ンステム／ｓｌス４を介して読み出し、上記読み出
したデータを用いて演算を行い、得られた演算結果をＲ
ＡＭ領域５に格納する場合は、システムバス４を介して
ＲＡ Ｍ ９Ｘ域５へ書き込まれ、ＲＡＭ領域３に格納
する場合は、システムバス４を介して転送され、フラグ
１０の内容が“１″であることからＲＡＭ領域３へのデ
ータ格納が許可される。
なようにフラグ１０を“１”にセットする。次に、ＣＰ
ＵＩは、ＲＡＭ領域３、またはＲＡＭ領域５上のデータ
を、ンステム／ｓｌス４を介して読み出し、上記読み出
したデータを用いて演算を行い、得られた演算結果をＲ
ＡＭ領域５に格納する場合は、システムバス４を介して
ＲＡ Ｍ ９Ｘ域５へ書き込まれ、ＲＡＭ領域３に格納
する場合は、システムバス４を介して転送され、フラグ
１０の内容が“１″であることからＲＡＭ領域３へのデ
ータ格納が許可される。
ＲＡＭ領域３にＣＰＵＩが書き込みが不可であるように
フラグ１０を“０”にリセットした場合フラグ１０の内
容が“０”であるため、ＲＡＭ領域３へのＣＰＵＩによ
る書き換えは許可されない。
フラグ１０を“０”にリセットした場合フラグ１０の内
容が“０”であるため、ＲＡＭ領域３へのＣＰＵＩによ
る書き換えは許可されない。
次にＣＰＵ２かＲＡＭ領域３にデータを書き込む場合を
説明する。ＣＰＵ２がＲＡＭ領域３に書き込みが可能で
あるようにフラグ１１を“１”にセットする。次にＣＰ
Ｕ２は、ＲＡＭ領域３、またはＲＡＭ領域６上のデータ
を、システムバス４を介して読み出し、上記読み出した
データを用いて演算を行い、得られた演算結果をＲＡＭ
領域６に指定された場合は、システムバス４を介してＲ
ＡＭ領域６へ書き込まれ、ＲＡＭ領域３に格納する場合
は、システムバス４を介して転送され、フラグ１１の内
容が“１″であることからＲＡＭ領域３へのデータ格納
が許可される。
説明する。ＣＰＵ２がＲＡＭ領域３に書き込みが可能で
あるようにフラグ１１を“１”にセットする。次にＣＰ
Ｕ２は、ＲＡＭ領域３、またはＲＡＭ領域６上のデータ
を、システムバス４を介して読み出し、上記読み出した
データを用いて演算を行い、得られた演算結果をＲＡＭ
領域６に指定された場合は、システムバス４を介してＲ
ＡＭ領域６へ書き込まれ、ＲＡＭ領域３に格納する場合
は、システムバス４を介して転送され、フラグ１１の内
容が“１″であることからＲＡＭ領域３へのデータ格納
が許可される。
ＣＰＵ２がＲＡＭ領域３に書き込みが不可であるように
フラグ１１を“０”にリセットした場合フラグ１１の内
容が“０”であるため、ＲＡＭ領域３へのＣＰＵ２によ
る書き換えは許可されない。
フラグ１１を“０”にリセットした場合フラグ１１の内
容が“０”であるため、ＲＡＭ領域３へのＣＰＵ２によ
る書き換えは許可されない。
第２図は、−本発明の第２実施例における命令中のフラ
グによって書き込みを禁止する構成を示すものである。
グによって書き込みを禁止する構成を示すものである。
第２図において、１，２は中央演算処理装置（以下、単
にＣＰＵと称する）、３はＣＰＵＩ。
にＣＰＵと称する）、３はＣＰＵＩ。
２が読み書き可能な共有メモリ領域であるＲＡＭ、５は
ＣＰＵＩ、２が読み出しが可能で、ＣＰＵＩのみが書き
込み可能なメモリ領域であるＲＡＭ、６はＣＰＵＩ、２
が読み出しか可能で、ＣＰＵ２のみが書き込み可能なメ
モリ領域であるＲＡＭ。
ＣＰＵＩ、２が読み出しが可能で、ＣＰＵＩのみが書き
込み可能なメモリ領域であるＲＡＭ、６はＣＰＵＩ、２
が読み出しか可能で、ＣＰＵ２のみが書き込み可能なメ
モリ領域であるＲＡＭ。
１５は、ＣＰＵＩ、２が命令の解読および実行時にＲＡ
Ｍ３に書き込みが可能か否かを判定する装置（以下、単
にμＲＯＭと称する）、４はＣＰＵ１．２とＲＡＭ４，
５．６とμＲＯＭ１５との情報伝達媒体であるシステム
バスである。
Ｍ３に書き込みが可能か否かを判定する装置（以下、単
にμＲＯＭと称する）、４はＣＰＵ１．２とＲＡＭ４，
５．６とμＲＯＭ１５との情報伝達媒体であるシステム
バスである。
第３図は、第２図のＣＰＬｌｌ、２で実行される命令の
構成図である。２０はＣＰＵＩ、２で実行される機械語
命令全体を示し、２１はＲＡＭ３に対する書き込み許可
フラグである。
構成図である。２０はＣＰＵＩ、２で実行される機械語
命令全体を示し、２１はＲＡＭ３に対する書き込み許可
フラグである。
以上のように構成されたマルチプロセッサ装置について
、以下にその動作を説明する。
、以下にその動作を説明する。
ＣＰＵＩは、命令２０をμＲＯＭ１５により解読を行い
、ＲＡＭ領域３、またはＲＡＭ領域５上のデータを、シ
ステムバス４を介して読み出し、上記読み出したデータ
を用いて演算を行うＣＰＵ１で実行した命令２０中の許
可フラグ２１が“１”の場合、ＲＡＭ領域３が書き込み
可能であり、得られた演算結果をＲＡＭ領域３に格納す
る場合、上記演算結果がシステムバス４を介して転送さ
れ、許可フラグ２１が“１”であることによりμＲＯＭ
１５の制御下でＲＡＭ領域３の書き換えが行われる。
、ＲＡＭ領域３、またはＲＡＭ領域５上のデータを、シ
ステムバス４を介して読み出し、上記読み出したデータ
を用いて演算を行うＣＰＵ１で実行した命令２０中の許
可フラグ２１が“１”の場合、ＲＡＭ領域３が書き込み
可能であり、得られた演算結果をＲＡＭ領域３に格納す
る場合、上記演算結果がシステムバス４を介して転送さ
れ、許可フラグ２１が“１”であることによりμＲＯＭ
１５の制御下でＲＡＭ領域３の書き換えが行われる。
ＣＰＵＩで実行する命令２０中の許可フラグ２１が“０
”である場合μＲＯＭ１５の制御によりＲＡＭ領域３は
書き換えられない。
”である場合μＲＯＭ１５の制御によりＲＡＭ領域３は
書き換えられない。
ＣＰＵ２は、命令２０をμＲＯＭ１５により解読を行い
ＲＡＭ領域３、またはＲＡＭ領域６上のデータを、シス
テムバス４を介して読み出し、上記読み出したデータを
用いて演算を行うＣＰＵ２で実行した命令２０中の許可
フラグ２１が“１”の場合、ＲＡＭ領域３が書き込み可
能であり、得られた演算結果をＲＡＭ領域３に格納する
場合、上記演算結果かシステムバス４を介して転送され
、許可フラグ２１が“１”であることによりμＲＯＭ１
５の制御下でＲＡＭ領域３の書き換えが行われる。
ＲＡＭ領域３、またはＲＡＭ領域６上のデータを、シス
テムバス４を介して読み出し、上記読み出したデータを
用いて演算を行うＣＰＵ２で実行した命令２０中の許可
フラグ２１が“１”の場合、ＲＡＭ領域３が書き込み可
能であり、得られた演算結果をＲＡＭ領域３に格納する
場合、上記演算結果かシステムバス４を介して転送され
、許可フラグ２１が“１”であることによりμＲＯＭ１
５の制御下でＲＡＭ領域３の書き換えが行われる。
ＣＰＵ２で実行する命令２０中の許可フラグ２１か“０
”である場合μＲＯＭＩ ５の制御によりＲＡＭ領域３
は書き換えられない。
”である場合μＲＯＭＩ ５の制御によりＲＡＭ領域３
は書き換えられない。
以上のように構成された本発明の第１実施例のマルチプ
ロセッサ装置によれば、共有ＲＡＭ領域に対する記憶保
護フラグを設けたことにより、本発明の第２実施例のマ
ルチプロセッサ装置によれば、命令中に記憶保護用の情
報を盛り込んだことにより、簡単に複数の中央演算処理
装置が共有ＲＡＭの不必要な書き換えを防止することが
できる。
ロセッサ装置によれば、共有ＲＡＭ領域に対する記憶保
護フラグを設けたことにより、本発明の第２実施例のマ
ルチプロセッサ装置によれば、命令中に記憶保護用の情
報を盛り込んだことにより、簡単に複数の中央演算処理
装置が共有ＲＡＭの不必要な書き換えを防止することが
できる。
発明の効果
本発明は、共有ＲＡＭ領域に対する書き込み制御手段を
設けること、または、命令中に書き込み禁止の情報を盛
り込むことにより、簡単に複数の中央演算処理装置が共
有ＲＡＭ領域の不必要な書き換えを防止する効果を得る
ことができる優れたマルチプロセッサ装置を実現するも
のである。
設けること、または、命令中に書き込み禁止の情報を盛
り込むことにより、簡単に複数の中央演算処理装置が共
有ＲＡＭ領域の不必要な書き換えを防止する効果を得る
ことができる優れたマルチプロセッサ装置を実現するも
のである。
第１図は本発明の第１実施例におけるマルチプロセッサ
装置の構成図、第２図は本発明の第２実施例におけるマ
ルチプロセッサ装置の構成図、第３図は命令の構成図、
第４図は従来技術のマルチプロセッサ装置の構成図であ
る。 １．２・・・・・・中央演算処理装置、３，５．６・・
・・・・ＲＡＭ、４・・・・・・システムノくス、１０
．１１・・・・・・許可フラグ、１５・・・・・・μＲ
ＯＭ、２０・・・・・・命令、２１・・・・・・命令２
０内の許可フラグ。 代理人の氏名 弁理士 粟野重孝 ＋ｉ力１１名第 図 第 図
装置の構成図、第２図は本発明の第２実施例におけるマ
ルチプロセッサ装置の構成図、第３図は命令の構成図、
第４図は従来技術のマルチプロセッサ装置の構成図であ
る。 １．２・・・・・・中央演算処理装置、３，５．６・・
・・・・ＲＡＭ、４・・・・・・システムノくス、１０
．１１・・・・・・許可フラグ、１５・・・・・・μＲ
ＯＭ、２０・・・・・・命令、２１・・・・・・命令２
０内の許可フラグ。 代理人の氏名 弁理士 粟野重孝 ＋ｉ力１１名第 図 第 図
Claims (2)
- （１）複数の中央演算処理装置（以下ＣＰＵと記す）と
、前記複数のＣＰＵのいずれによっても書き込み可能な
共有ＲＡＭ領域と、前記複数のＣＰＵのそれぞれのＣＰ
Ｕと前記共有ＲＡＭ領域の間に設けられた書き込み制限
手段とを有するマルチプロセッサ装置。 - （２）複数のＣＰＵと、前記複数のＣＰＵのいずれによ
っても書き込み可能な共有ＲＡＭ領域と、前記複数のＣ
ＰＵに対する命令を解読するとともにその命令に含まれ
る特定の情報にしたがって前記複数のＣＰＵのそれぞれ
のＣＰＵによる前記共有ＲＡＭ領域への書き込みを禁止
する手段とを有するマルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113865A JPH047764A (ja) | 1990-04-26 | 1990-04-26 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113865A JPH047764A (ja) | 1990-04-26 | 1990-04-26 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047764A true JPH047764A (ja) | 1992-01-13 |
Family
ID=14623036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113865A Pending JPH047764A (ja) | 1990-04-26 | 1990-04-26 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164144A (ja) * | 2011-02-07 | 2012-08-30 | Denso Corp | マイクロコンピュータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715298A (en) * | 1980-07-02 | 1982-01-26 | Panafacom Ltd | Storage protection system for common memory |
| JPS58205998A (ja) * | 1982-05-26 | 1983-12-01 | Fujitsu Ltd | アクセス例外処理方式 |
| JPS61166668A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | 多重プロセツサ制御方式 |
-
1990
- 1990-04-26 JP JP2113865A patent/JPH047764A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715298A (en) * | 1980-07-02 | 1982-01-26 | Panafacom Ltd | Storage protection system for common memory |
| JPS58205998A (ja) * | 1982-05-26 | 1983-12-01 | Fujitsu Ltd | アクセス例外処理方式 |
| JPS61166668A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | 多重プロセツサ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164144A (ja) * | 2011-02-07 | 2012-08-30 | Denso Corp | マイクロコンピュータ |
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