JPH047764A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
- Publication number
- JPH047764A JPH047764A JP2113865A JP11386590A JPH047764A JP H047764 A JPH047764 A JP H047764A JP 2113865 A JP2113865 A JP 2113865A JP 11386590 A JP11386590 A JP 11386590A JP H047764 A JPH047764 A JP H047764A
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- JP
- Japan
- Prior art keywords
- ram
- cpu
- ram area
- written
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- Pending
Links
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract 1
- 230000002950 deficient Effects 0.000 abstract 1
- 238000004364 calculation method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数の中央演算処理装置で構成されたシステム
のメモリ共有領域のデータ保護に関するものである。
のメモリ共有領域のデータ保護に関するものである。
従来の技術
以下に従来のマルチプロセッサ装置について説明する。
第4図は従来技術の複数の中央演算処理装置システムに
おけるメモリ構成図である。第4図におい、て、1.2
は中央演算処理装置(以下、単にCPUと称する)、3
はCPUI、2が読み書き可能な共有メモリ領域である
RAM、4はCPUI。
おけるメモリ構成図である。第4図におい、て、1.2
は中央演算処理装置(以下、単にCPUと称する)、3
はCPUI、2が読み書き可能な共有メモリ領域である
RAM、4はCPUI。
2とRAM3との情報伝達媒体であるシステムバスであ
る。
る。
以上のように構成されたシステムについて、以下にその
動作を説明する。
動作を説明する。
CPUIは、RAM領域3上のデータを、システムバス
4を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス4を介し
てRAM領域3へ書き込む。
4を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス4を介し
てRAM領域3へ書き込む。
CPU2は、RAM領域3上のデータを、システムバス
4を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス4を介し
てRAM領域3へ書き込む。
4を介して読み出し、上記読み出したデータを用いて演
算を行い、得られた演算データをシステムバス4を介し
てRAM領域3へ書き込む。
発明が解決しようとする課題
しかしながら、上記の従来の構成では、2つの中央演算
処理装置が読み書き可能なRAM領域を共有していたの
で、機械語命令で構成されるプログラム次第では、不必
要に一方の中央演算処理装置が書き込んだデータを、も
う一方の中央演算処理装置が書き換えることがあるとい
う問題点を有していた。
処理装置が読み書き可能なRAM領域を共有していたの
で、機械語命令で構成されるプログラム次第では、不必
要に一方の中央演算処理装置が書き込んだデータを、も
う一方の中央演算処理装置が書き換えることがあるとい
う問題点を有していた。
本発明は上記従来の問題点を解決するもので読み書き可
能なRAMの内容を不必要に書き換えられることがない
ように保護を行うことのできるマルチプロセッサ装置を
提供することを目的とする。
能なRAMの内容を不必要に書き換えられることがない
ように保護を行うことのできるマルチプロセッサ装置を
提供することを目的とする。
課題を解決するための手段
この課題を達成するために本発明のマルチプロセッサ装
置は、第1の構成として、複数の中央演算処理装置と、
全ての中央演算処理装置により書き込み可能で共有でき
るRAM領域と、複数の中央演算処理装置の各々に対し
て共有RAMへの書き込みが可能か否かを指定できる制
御手段とを設けるという構成と、第2の構成として、複
数の中央演算処理装置と、全ての中央演算処理装置によ
り書き込み可能で共有できるRAM領域と、中央演算処
理装置が実行する命令中に、共有が可能なRAMに対し
て書き込みが行えるか否かの情報を盛り込み、命令の解
読と実行時に、共有が可能なRAMへの書き込みが判定
可能なように構成されている。
置は、第1の構成として、複数の中央演算処理装置と、
全ての中央演算処理装置により書き込み可能で共有でき
るRAM領域と、複数の中央演算処理装置の各々に対し
て共有RAMへの書き込みが可能か否かを指定できる制
御手段とを設けるという構成と、第2の構成として、複
数の中央演算処理装置と、全ての中央演算処理装置によ
り書き込み可能で共有できるRAM領域と、中央演算処
理装置が実行する命令中に、共有が可能なRAMに対し
て書き込みが行えるか否かの情報を盛り込み、命令の解
読と実行時に、共有が可能なRAMへの書き込みが判定
可能なように構成されている。
作用
この構成によって、共有RAM領域の内容を不必要に書
き換えられることがないように保護を行うことができる
。
き換えられることがないように保護を行うことができる
。
実施例
以下に本発明の実施例について、図面を参照しながら説
明する。
明する。
第1図は、本発明の第1実施例における書き込み制御手
段としてフラグを用いた構成を示すものである。
段としてフラグを用いた構成を示すものである。
第1図において、1.2は中央演算処理装置(以下、単
にCPUと称する。)、3はCPUI2が読み書き可能
な共有メモリ領域であるRAM。
にCPUと称する。)、3はCPUI2が読み書き可能
な共有メモリ領域であるRAM。
5はCPUI、2が読み出しが可能で、CPUIのみが
書き込み可能なメモリ領域であるRAM。
書き込み可能なメモリ領域であるRAM。
6はCPUI、2が読み出しが可能で、CPU2のみが
書き込み可能なメモリ領域であるRAM。
書き込み可能なメモリ領域であるRAM。
10はCPUIがRAM3に書き込みが可能か否かを記
憶するフラグ、11はCPU2がRAM3に書き込みか
可能か否かを記憶するフラグ、4はCPU1.2とRA
M4,5.6とフラグ1011との情報伝達媒体である
システムバスである。
憶するフラグ、11はCPU2がRAM3に書き込みか
可能か否かを記憶するフラグ、4はCPU1.2とRA
M4,5.6とフラグ1011との情報伝達媒体である
システムバスである。
以上のように構成されたマルチプロセッサ装置について
、以下にその動作を説明する。
、以下にその動作を説明する。
まず始めに、CPUIかRAM領域3に書き込みが可能
なようにフラグ10を“1”にセットする。次に、CP
UIは、RAM領域3、またはRAM領域5上のデータ
を、ンステム/slス4を介して読み出し、上記読み出
したデータを用いて演算を行い、得られた演算結果をR
AM領域5に格納する場合は、システムバス4を介して
RA M 9X域5へ書き込まれ、RAM領域3に格納
する場合は、システムバス4を介して転送され、フラグ
10の内容が“1″であることからRAM領域3へのデ
ータ格納が許可される。
なようにフラグ10を“1”にセットする。次に、CP
UIは、RAM領域3、またはRAM領域5上のデータ
を、ンステム/slス4を介して読み出し、上記読み出
したデータを用いて演算を行い、得られた演算結果をR
AM領域5に格納する場合は、システムバス4を介して
RA M 9X域5へ書き込まれ、RAM領域3に格納
する場合は、システムバス4を介して転送され、フラグ
10の内容が“1″であることからRAM領域3へのデ
ータ格納が許可される。
RAM領域3にCPUIが書き込みが不可であるように
フラグ10を“0”にリセットした場合フラグ10の内
容が“0”であるため、RAM領域3へのCPUIによ
る書き換えは許可されない。
フラグ10を“0”にリセットした場合フラグ10の内
容が“0”であるため、RAM領域3へのCPUIによ
る書き換えは許可されない。
次にCPU2かRAM領域3にデータを書き込む場合を
説明する。CPU2がRAM領域3に書き込みが可能で
あるようにフラグ11を“1”にセットする。次にCP
U2は、RAM領域3、またはRAM領域6上のデータ
を、システムバス4を介して読み出し、上記読み出した
データを用いて演算を行い、得られた演算結果をRAM
領域6に指定された場合は、システムバス4を介してR
AM領域6へ書き込まれ、RAM領域3に格納する場合
は、システムバス4を介して転送され、フラグ11の内
容が“1″であることからRAM領域3へのデータ格納
が許可される。
説明する。CPU2がRAM領域3に書き込みが可能で
あるようにフラグ11を“1”にセットする。次にCP
U2は、RAM領域3、またはRAM領域6上のデータ
を、システムバス4を介して読み出し、上記読み出した
データを用いて演算を行い、得られた演算結果をRAM
領域6に指定された場合は、システムバス4を介してR
AM領域6へ書き込まれ、RAM領域3に格納する場合
は、システムバス4を介して転送され、フラグ11の内
容が“1″であることからRAM領域3へのデータ格納
が許可される。
CPU2がRAM領域3に書き込みが不可であるように
フラグ11を“0”にリセットした場合フラグ11の内
容が“0”であるため、RAM領域3へのCPU2によ
る書き換えは許可されない。
フラグ11を“0”にリセットした場合フラグ11の内
容が“0”であるため、RAM領域3へのCPU2によ
る書き換えは許可されない。
第2図は、−本発明の第2実施例における命令中のフラ
グによって書き込みを禁止する構成を示すものである。
グによって書き込みを禁止する構成を示すものである。
第2図において、1,2は中央演算処理装置(以下、単
にCPUと称する)、3はCPUI。
にCPUと称する)、3はCPUI。
2が読み書き可能な共有メモリ領域であるRAM、5は
CPUI、2が読み出しが可能で、CPUIのみが書き
込み可能なメモリ領域であるRAM、6はCPUI、2
が読み出しか可能で、CPU2のみが書き込み可能なメ
モリ領域であるRAM。
CPUI、2が読み出しが可能で、CPUIのみが書き
込み可能なメモリ領域であるRAM、6はCPUI、2
が読み出しか可能で、CPU2のみが書き込み可能なメ
モリ領域であるRAM。
15は、CPUI、2が命令の解読および実行時にRA
M3に書き込みが可能か否かを判定する装置(以下、単
にμROMと称する)、4はCPU1.2とRAM4,
5.6とμROM15との情報伝達媒体であるシステム
バスである。
M3に書き込みが可能か否かを判定する装置(以下、単
にμROMと称する)、4はCPU1.2とRAM4,
5.6とμROM15との情報伝達媒体であるシステム
バスである。
第3図は、第2図のCPLll、2で実行される命令の
構成図である。20はCPUI、2で実行される機械語
命令全体を示し、21はRAM3に対する書き込み許可
フラグである。
構成図である。20はCPUI、2で実行される機械語
命令全体を示し、21はRAM3に対する書き込み許可
フラグである。
以上のように構成されたマルチプロセッサ装置について
、以下にその動作を説明する。
、以下にその動作を説明する。
CPUIは、命令20をμROM15により解読を行い
、RAM領域3、またはRAM領域5上のデータを、シ
ステムバス4を介して読み出し、上記読み出したデータ
を用いて演算を行うCPU1で実行した命令20中の許
可フラグ21が“1”の場合、RAM領域3が書き込み
可能であり、得られた演算結果をRAM領域3に格納す
る場合、上記演算結果がシステムバス4を介して転送さ
れ、許可フラグ21が“1”であることによりμROM
15の制御下でRAM領域3の書き換えが行われる。
、RAM領域3、またはRAM領域5上のデータを、シ
ステムバス4を介して読み出し、上記読み出したデータ
を用いて演算を行うCPU1で実行した命令20中の許
可フラグ21が“1”の場合、RAM領域3が書き込み
可能であり、得られた演算結果をRAM領域3に格納す
る場合、上記演算結果がシステムバス4を介して転送さ
れ、許可フラグ21が“1”であることによりμROM
15の制御下でRAM領域3の書き換えが行われる。
CPUIで実行する命令20中の許可フラグ21が“0
”である場合μROM15の制御によりRAM領域3は
書き換えられない。
”である場合μROM15の制御によりRAM領域3は
書き換えられない。
CPU2は、命令20をμROM15により解読を行い
RAM領域3、またはRAM領域6上のデータを、シス
テムバス4を介して読み出し、上記読み出したデータを
用いて演算を行うCPU2で実行した命令20中の許可
フラグ21が“1”の場合、RAM領域3が書き込み可
能であり、得られた演算結果をRAM領域3に格納する
場合、上記演算結果かシステムバス4を介して転送され
、許可フラグ21が“1”であることによりμROM1
5の制御下でRAM領域3の書き換えが行われる。
RAM領域3、またはRAM領域6上のデータを、シス
テムバス4を介して読み出し、上記読み出したデータを
用いて演算を行うCPU2で実行した命令20中の許可
フラグ21が“1”の場合、RAM領域3が書き込み可
能であり、得られた演算結果をRAM領域3に格納する
場合、上記演算結果かシステムバス4を介して転送され
、許可フラグ21が“1”であることによりμROM1
5の制御下でRAM領域3の書き換えが行われる。
CPU2で実行する命令20中の許可フラグ21か“0
”である場合μROMI 5の制御によりRAM領域3
は書き換えられない。
”である場合μROMI 5の制御によりRAM領域3
は書き換えられない。
以上のように構成された本発明の第1実施例のマルチプ
ロセッサ装置によれば、共有RAM領域に対する記憶保
護フラグを設けたことにより、本発明の第2実施例のマ
ルチプロセッサ装置によれば、命令中に記憶保護用の情
報を盛り込んだことにより、簡単に複数の中央演算処理
装置が共有RAMの不必要な書き換えを防止することが
できる。
ロセッサ装置によれば、共有RAM領域に対する記憶保
護フラグを設けたことにより、本発明の第2実施例のマ
ルチプロセッサ装置によれば、命令中に記憶保護用の情
報を盛り込んだことにより、簡単に複数の中央演算処理
装置が共有RAMの不必要な書き換えを防止することが
できる。
発明の効果
本発明は、共有RAM領域に対する書き込み制御手段を
設けること、または、命令中に書き込み禁止の情報を盛
り込むことにより、簡単に複数の中央演算処理装置が共
有RAM領域の不必要な書き換えを防止する効果を得る
ことができる優れたマルチプロセッサ装置を実現するも
のである。
設けること、または、命令中に書き込み禁止の情報を盛
り込むことにより、簡単に複数の中央演算処理装置が共
有RAM領域の不必要な書き換えを防止する効果を得る
ことができる優れたマルチプロセッサ装置を実現するも
のである。
第1図は本発明の第1実施例におけるマルチプロセッサ
装置の構成図、第2図は本発明の第2実施例におけるマ
ルチプロセッサ装置の構成図、第3図は命令の構成図、
第4図は従来技術のマルチプロセッサ装置の構成図であ
る。 1.2・・・・・・中央演算処理装置、3,5.6・・
・・・・RAM、4・・・・・・システムノくス、10
.11・・・・・・許可フラグ、15・・・・・・μR
OM、20・・・・・・命令、21・・・・・・命令2
0内の許可フラグ。 代理人の氏名 弁理士 粟野重孝 +i力11名第 図 第 図
装置の構成図、第2図は本発明の第2実施例におけるマ
ルチプロセッサ装置の構成図、第3図は命令の構成図、
第4図は従来技術のマルチプロセッサ装置の構成図であ
る。 1.2・・・・・・中央演算処理装置、3,5.6・・
・・・・RAM、4・・・・・・システムノくス、10
.11・・・・・・許可フラグ、15・・・・・・μR
OM、20・・・・・・命令、21・・・・・・命令2
0内の許可フラグ。 代理人の氏名 弁理士 粟野重孝 +i力11名第 図 第 図
Claims (2)
- (1)複数の中央演算処理装置(以下CPUと記す)と
、前記複数のCPUのいずれによっても書き込み可能な
共有RAM領域と、前記複数のCPUのそれぞれのCP
Uと前記共有RAM領域の間に設けられた書き込み制限
手段とを有するマルチプロセッサ装置。 - (2)複数のCPUと、前記複数のCPUのいずれによ
っても書き込み可能な共有RAM領域と、前記複数のC
PUに対する命令を解読するとともにその命令に含まれ
る特定の情報にしたがって前記複数のCPUのそれぞれ
のCPUによる前記共有RAM領域への書き込みを禁止
する手段とを有するマルチプロセッサ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2113865A JPH047764A (ja) | 1990-04-26 | 1990-04-26 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2113865A JPH047764A (ja) | 1990-04-26 | 1990-04-26 | マルチプロセッサ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH047764A true JPH047764A (ja) | 1992-01-13 |
Family
ID=14623036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2113865A Pending JPH047764A (ja) | 1990-04-26 | 1990-04-26 | マルチプロセッサ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH047764A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012164144A (ja) * | 2011-02-07 | 2012-08-30 | Denso Corp | マイクロコンピュータ |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5715298A (en) * | 1980-07-02 | 1982-01-26 | Panafacom Ltd | Storage protection system for common memory |
JPS58205998A (ja) * | 1982-05-26 | 1983-12-01 | Fujitsu Ltd | アクセス例外処理方式 |
JPS61166668A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | 多重プロセツサ制御方式 |
-
1990
- 1990-04-26 JP JP2113865A patent/JPH047764A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5715298A (en) * | 1980-07-02 | 1982-01-26 | Panafacom Ltd | Storage protection system for common memory |
JPS58205998A (ja) * | 1982-05-26 | 1983-12-01 | Fujitsu Ltd | アクセス例外処理方式 |
JPS61166668A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | 多重プロセツサ制御方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012164144A (ja) * | 2011-02-07 | 2012-08-30 | Denso Corp | マイクロコンピュータ |
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