JP2003271463A - 二重化メモリ装置 - Google Patents
二重化メモリ装置Info
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Abstract
(57)【要約】
【課題】 プロセッサからアクセスされるメモリを二重
化した二重化メモリ装置に関し、重要なデータを保護
し、且つ異常発生を容易に検出する。 【解決手段】 プロセッサ1によりアクセスされる二重
化したメモリ3,4と、メモリ切替装置2とを有し、こ
のメモリ切替装置2は、メモリ保護の条件を与えた時の
データの書込時は、二重化した一方と他方とのメモリ
3,4の同一アドレスに同一のデータを書込むように切
替接続し、且つデータの読出時は、一方のメモリ3から
読出したデータをプロセッサ1に転送するように切替接
続し、メモリ保護の条件を与えない時のデータの書込時
は、二重化した他方のメモリ4に対してのみデータを書
込むように切替接続し、且つデータの読出時は、他方の
メモリ4から読出したデータをプロセッサ1に転送する
ように切替接続する構成を有する。
化した二重化メモリ装置に関し、重要なデータを保護
し、且つ異常発生を容易に検出する。 【解決手段】 プロセッサ1によりアクセスされる二重
化したメモリ3,4と、メモリ切替装置2とを有し、こ
のメモリ切替装置2は、メモリ保護の条件を与えた時の
データの書込時は、二重化した一方と他方とのメモリ
3,4の同一アドレスに同一のデータを書込むように切
替接続し、且つデータの読出時は、一方のメモリ3から
読出したデータをプロセッサ1に転送するように切替接
続し、メモリ保護の条件を与えない時のデータの書込時
は、二重化した他方のメモリ4に対してのみデータを書
込むように切替接続し、且つデータの読出時は、他方の
メモリ4から読出したデータをプロセッサ1に転送する
ように切替接続する構成を有する。
Description
【0001】
【発明の実施の形態】本発明は、コンピュータ・システ
ムに於けるメモリ保護とメモリ異常検出とを可能とした
二重化メモリ装置に関する。
ムに於けるメモリ保護とメモリ異常検出とを可能とした
二重化メモリ装置に関する。
【0002】
【従来の技術】各種のデータやプログラムをメモリに格
納してプロセッサが各種の情報処理を行うコンピュータ
・システムに於いて、リードオンリメモリROMは、書
込んだデータを読出すだけであるから、書換えは通常の
ROMは不可能となっている。しかし、ランダムアクセ
スメモリRAMは、データの書換えが容易であり、その
為、重要なデータの書込領域を予め設定し、他のプログ
ラムによって書換えができないようにする構成が知られ
ている。
納してプロセッサが各種の情報処理を行うコンピュータ
・システムに於いて、リードオンリメモリROMは、書
込んだデータを読出すだけであるから、書換えは通常の
ROMは不可能となっている。しかし、ランダムアクセ
スメモリRAMは、データの書換えが容易であり、その
為、重要なデータの書込領域を予め設定し、他のプログ
ラムによって書換えができないようにする構成が知られ
ている。
【0003】又コンピュータ・システムを二重化して情
報処理の信頼性を向上させることも知られており、その
場合に、メモリを一方のシステムと他方のシステムとに
対して共用化する場合と、一方と他方とのシステムにそ
れぞれメモリを設けて、完全な二重化構成とする場合と
があり、この完全な二重化構成のホットスタンバイ方式
に於いては、一方と他方とのシステムのメモリに同一の
データを書込むことにより、現用と予備との切替えを可
能としている。
報処理の信頼性を向上させることも知られており、その
場合に、メモリを一方のシステムと他方のシステムとに
対して共用化する場合と、一方と他方とのシステムにそ
れぞれメモリを設けて、完全な二重化構成とする場合と
があり、この完全な二重化構成のホットスタンバイ方式
に於いては、一方と他方とのシステムのメモリに同一の
データを書込むことにより、現用と予備との切替えを可
能としている。
【0004】
【発明が解決しようとする課題】従来のコンピュータ・
システムに於いて、重要なデータの書込領域を設定した
場合に於いても、他のプログラムが使用する領域を超え
てデータの書込みを行った場合、重要なデータの書込領
域の一部を使用する場合がある。それにより、重要なデ
ータは破壊されることになる。このような状態が発生
し、重要なデータがシステム管理のプログラムを含む場
合、システムダウンを引き起こす要因となる問題があ
る。又その要因を解析することも容易でない問題があっ
た。本発明は、重要なデータを保護し、且つその重要な
データの信頼性を維持することを目的とする。
システムに於いて、重要なデータの書込領域を設定した
場合に於いても、他のプログラムが使用する領域を超え
てデータの書込みを行った場合、重要なデータの書込領
域の一部を使用する場合がある。それにより、重要なデ
ータは破壊されることになる。このような状態が発生
し、重要なデータがシステム管理のプログラムを含む場
合、システムダウンを引き起こす要因となる問題があ
る。又その要因を解析することも容易でない問題があっ
た。本発明は、重要なデータを保護し、且つその重要な
データの信頼性を維持することを目的とする。
【0005】
【課題を解決するための手段】本発明の二重化メモリ装
置は、図1を参照して説明すると、プロセッサ1により
アクセスされる二重化したメモリ3,4と、プロセッサ
1と二重化したメモリ3,4との間のアドレスバスとデ
ータバスとの切替接続を行うメモリ切替装置2とを有
し、このメモリ切替装置2は、メモリ保護の条件を与え
た時のデータの書込時は、二重化した一方と他方とのメ
モリ3,4の同一アドレスに同一のデータを書込むよう
に切替接続し、且つデータの読出時は、一方のメモリ3
から読出したデータをプロセッサ1に転送するように切
替接続し、メモリ保護の条件を与えない時のデータの書
込時は、二重化した他方のメモリ4に対してデータを書
込むように切替接続し、且つデータの読出時は、他方の
メモリ4から読出したデータをプロセッサ1に転送する
ように切替接続する構成を有するものである。
置は、図1を参照して説明すると、プロセッサ1により
アクセスされる二重化したメモリ3,4と、プロセッサ
1と二重化したメモリ3,4との間のアドレスバスとデ
ータバスとの切替接続を行うメモリ切替装置2とを有
し、このメモリ切替装置2は、メモリ保護の条件を与え
た時のデータの書込時は、二重化した一方と他方とのメ
モリ3,4の同一アドレスに同一のデータを書込むよう
に切替接続し、且つデータの読出時は、一方のメモリ3
から読出したデータをプロセッサ1に転送するように切
替接続し、メモリ保護の条件を与えない時のデータの書
込時は、二重化した他方のメモリ4に対してデータを書
込むように切替接続し、且つデータの読出時は、他方の
メモリ4から読出したデータをプロセッサ1に転送する
ように切替接続する構成を有するものである。
【0006】又二重化した一方と他方とのメモリ3,4
の同一アドレスから読出したデータを比較するデータ比
較器を有するものである。又一方のメモリ3に対するデ
ータ書込時のアドレスを記憶するアドレス記憶装置と、
このアドレス記憶装置に記憶されたアドレスと他方のメ
モリ4に対するデータ書込時のアドレスとを比較するア
ドレス比較器とを有するものである。又一方のメモリ3
に対するデータ書込時のアドレスを記憶するアドレス記
憶装置と、このアドレス記憶装置に記憶されたアドレス
と他方のメモリ4に対するデータ書込時のアドレスとを
比較するアドレス比較器と、このアドレス比較器による
比較一致により、一方と他方とのメモリ3,4の同一ア
ドレスから読出したデータを比較するデータ比較器とを
有するものである。
の同一アドレスから読出したデータを比較するデータ比
較器を有するものである。又一方のメモリ3に対するデ
ータ書込時のアドレスを記憶するアドレス記憶装置と、
このアドレス記憶装置に記憶されたアドレスと他方のメ
モリ4に対するデータ書込時のアドレスとを比較するア
ドレス比較器とを有するものである。又一方のメモリ3
に対するデータ書込時のアドレスを記憶するアドレス記
憶装置と、このアドレス記憶装置に記憶されたアドレス
と他方のメモリ4に対するデータ書込時のアドレスとを
比較するアドレス比較器と、このアドレス比較器による
比較一致により、一方と他方とのメモリ3,4の同一ア
ドレスから読出したデータを比較するデータ比較器とを
有するものである。
【0007】又アドレス比較器による比較一致時と、デ
ータ比較器による比較不一致時とを異常発生とし、その
時点のアドレスとデータとを含む情報を蓄積する異常情
報蓄積装置を有するものである。又メモリ切替装置2
は、プロセッサ1と二重化した一方と他方とのメモリ
3,4に対して切替接続を制御する為のメモリ保護の条
件を、プログラムによる要求に従って設定するメモリ保
護設定レジスタを有するものである。
ータ比較器による比較不一致時とを異常発生とし、その
時点のアドレスとデータとを含む情報を蓄積する異常情
報蓄積装置を有するものである。又メモリ切替装置2
は、プロセッサ1と二重化した一方と他方とのメモリ
3,4に対して切替接続を制御する為のメモリ保護の条
件を、プログラムによる要求に従って設定するメモリ保
護設定レジスタを有するものである。
【0008】
【発明の実施の形態】図1は本発明の第1の実施の形態
の説明図であり、1はプロセッサ(CPU)、2はメモ
リ切替装置、3,4は二重化した一方と他方とのメモ
リ、5はリードオンリメモリ(ROM)等によるプログ
ラム格納領域を示す。メモリ切替装置2は、プロセッサ
1に接続したアドレスバス(一重線で示す)とデータバ
ス(二重線で示す)と、二重化したメモリ3,4に対す
るアドレスバス(一重線で示す)とデータバス(二重線
で示す)との切替接続を行うものである。
の説明図であり、1はプロセッサ(CPU)、2はメモ
リ切替装置、3,4は二重化した一方と他方とのメモ
リ、5はリードオンリメモリ(ROM)等によるプログ
ラム格納領域を示す。メモリ切替装置2は、プロセッサ
1に接続したアドレスバス(一重線で示す)とデータバ
ス(二重線で示す)と、二重化したメモリ3,4に対す
るアドレスバス(一重線で示す)とデータバス(二重線
で示す)との切替接続を行うものである。
【0009】プロセッサ1から例えばプログラムAによ
る重要なデータをメモリに書込む場合、メモリ保護の条
件を設定することにより、メモリ切替装置2は、プロセ
ッサ1のアドレスバスとデータバスとを、二重化したメ
モリ3,4のアドレスバスとデータバスとをそれぞれ接
続するように切替えて、プロセッサ1からの書込アドレ
スと書込データとを一方と他方とのメモリ3,4に加え
て、同一のアドレスに同一のデータを書込むものであ
る。
る重要なデータをメモリに書込む場合、メモリ保護の条
件を設定することにより、メモリ切替装置2は、プロセ
ッサ1のアドレスバスとデータバスとを、二重化したメ
モリ3,4のアドレスバスとデータバスとをそれぞれ接
続するように切替えて、プロセッサ1からの書込アドレ
スと書込データとを一方と他方とのメモリ3,4に加え
て、同一のアドレスに同一のデータを書込むものであ
る。
【0010】又プログラムAによるデータ読出時は、メ
モリ切替装置2により、プロセッサ1のアドレスバスと
メモリ3,4のアドレスバスとを切替接続し、プロセッ
サ1のデータバスとメモリ3のデータバスとを切替接続
し、一方のメモリ3から読出したデータをプロセッサ1
に転送する。又例えばプログラムBによる重要でないデ
ータをメモリに書込む場合及び読出す場合は、メモリ保
護の条件が設定されていないので、メモリ切替装置2
は、プロセッサ1のアドレスバスと他方のメモリ4のア
ドレスバスとを切替接続し、プロセッサ1のデータバス
と他方のメモリ4のデータバスとを切替接続して、他方
のメモリ4に対してのみデータの書込み及び読出しを行
う。それにより、重要なデータを書込んだ一方のメモリ
3の内容を保護することができる。
モリ切替装置2により、プロセッサ1のアドレスバスと
メモリ3,4のアドレスバスとを切替接続し、プロセッ
サ1のデータバスとメモリ3のデータバスとを切替接続
し、一方のメモリ3から読出したデータをプロセッサ1
に転送する。又例えばプログラムBによる重要でないデ
ータをメモリに書込む場合及び読出す場合は、メモリ保
護の条件が設定されていないので、メモリ切替装置2
は、プロセッサ1のアドレスバスと他方のメモリ4のア
ドレスバスとを切替接続し、プロセッサ1のデータバス
と他方のメモリ4のデータバスとを切替接続して、他方
のメモリ4に対してのみデータの書込み及び読出しを行
う。それにより、重要なデータを書込んだ一方のメモリ
3の内容を保護することができる。
【0011】この場合のメモリ切替装置2は、メモリ保
護の条件の設定の有無による切替接続を内部の制御手段
により行う構成とすることができる。或いは、プロセッ
サ1の処理判断に基づいて制御する構成とすることがで
きる。
護の条件の設定の有無による切替接続を内部の制御手段
により行う構成とすることができる。或いは、プロセッ
サ1の処理判断に基づいて制御する構成とすることがで
きる。
【0012】図2は本発明の第2の実施の形態の説明図
であり、図1と同一符号は同一部分を示し、6はデータ
比較器を示す。二重化したメモリ3,4の書込みの制御
は、図1に示す場合と同様であるが、例えば、メモリ保
護の条件を設定したプログラムAにより重要なデータを
読出す場合、メモリ切替装置2は、重要なデータの書込
時と同様に、アドレスバスとデータバスとをメモリ3,
4に切替接続し、メモリ3,4から同一のアドレスで同
一のデータを読出し、データ比較器6により比較し、比
較一致の場合は正常であるから、読出データをプロセッ
サ1に於いて処理し、比較不一致の場合は、データの書
換えやメモリ素子の損傷等によるデータの変更が行われ
たことを示すので、プロセッサ1に対して割込みを行
う。それにより、重要なデータの信頼性を向上すること
ができる。
であり、図1と同一符号は同一部分を示し、6はデータ
比較器を示す。二重化したメモリ3,4の書込みの制御
は、図1に示す場合と同様であるが、例えば、メモリ保
護の条件を設定したプログラムAにより重要なデータを
読出す場合、メモリ切替装置2は、重要なデータの書込
時と同様に、アドレスバスとデータバスとをメモリ3,
4に切替接続し、メモリ3,4から同一のアドレスで同
一のデータを読出し、データ比較器6により比較し、比
較一致の場合は正常であるから、読出データをプロセッ
サ1に於いて処理し、比較不一致の場合は、データの書
換えやメモリ素子の損傷等によるデータの変更が行われ
たことを示すので、プロセッサ1に対して割込みを行
う。それにより、重要なデータの信頼性を向上すること
ができる。
【0013】図3は本発明の第3の実施の形態の説明図
であり、図1と同一符号は同一部分を示し、7はアドレ
ス比較器、8はアドレス記憶装置を示す。アドレス記憶
装置8は、例えば、メモリ保護の条件を設定したプログ
ラムAによる重要なデータを二重化した一方と他方との
メモリ3,4に書込む時のアドレスを記憶するものであ
る。そして、例えば、メモリ保護の条件を設定していな
いプログラムBによるデータ書込時のアドレスと、アド
レス記憶装置8に記憶しておいたアドレスとを、アドレ
ス比較器7により比較し、比較一致の場合は、メモリ4
の重要なデータが書換えられることを示すので、プロセ
ッサ1に対して割込みを行って重要なデータを保護す
る。
であり、図1と同一符号は同一部分を示し、7はアドレ
ス比較器、8はアドレス記憶装置を示す。アドレス記憶
装置8は、例えば、メモリ保護の条件を設定したプログ
ラムAによる重要なデータを二重化した一方と他方との
メモリ3,4に書込む時のアドレスを記憶するものであ
る。そして、例えば、メモリ保護の条件を設定していな
いプログラムBによるデータ書込時のアドレスと、アド
レス記憶装置8に記憶しておいたアドレスとを、アドレ
ス比較器7により比較し、比較一致の場合は、メモリ4
の重要なデータが書換えられることを示すので、プロセ
ッサ1に対して割込みを行って重要なデータを保護す
る。
【0014】図4は本発明の第4の実施の形態の説明図
であり、図1,図2及び図3と同一符号は同一部分を示
す。この実施の形態は、図2と図3とに示す実施の形態
を組合せたもので、例えば、メモリ保護の条件を設定し
たプログラムAによる重要なデータの書込時のアドレス
をアドレス記憶装置8に記憶し、又メモリ3,4からの
データの読出時はデータ比較器6により比較してデータ
が書換えられたか否かを検出し、又メモリ保護の条件が
設定されていないプログラムBによる重要でないデータ
の書込時のアドレスとアドレス記憶装置8に記憶したア
ドレスとをアドレス比較器7により比較して、比較一致
の場合は、メモリ4の重要なデータの書換えが行われる
ことを示すので、プロセッサ1に対して割込みを行う。
であり、図1,図2及び図3と同一符号は同一部分を示
す。この実施の形態は、図2と図3とに示す実施の形態
を組合せたもので、例えば、メモリ保護の条件を設定し
たプログラムAによる重要なデータの書込時のアドレス
をアドレス記憶装置8に記憶し、又メモリ3,4からの
データの読出時はデータ比較器6により比較してデータ
が書換えられたか否かを検出し、又メモリ保護の条件が
設定されていないプログラムBによる重要でないデータ
の書込時のアドレスとアドレス記憶装置8に記憶したア
ドレスとをアドレス比較器7により比較して、比較一致
の場合は、メモリ4の重要なデータの書換えが行われる
ことを示すので、プロセッサ1に対して割込みを行う。
【0015】図5は本発明の第5の実施の形態の説明図
であり、前述の各図の符号と同一符号は同一部分を示
し、9は異常情報蓄積装置を示す。この異常情報蓄積装
置9には、データ比較器7に於ける比較不一致時のアド
レスとデータとリード/ライトとを含む情報を蓄積し、
又アドレス比較器7に於ける比較一致時のアドレスとデ
ータとリード/ライトとを含む情報を蓄積する。従っ
て、異常情報蓄積装置9の蓄積情報を参照することによ
り、異常発生の状況を認識することができるから、異常
発生要因の探索が容易となる。
であり、前述の各図の符号と同一符号は同一部分を示
し、9は異常情報蓄積装置を示す。この異常情報蓄積装
置9には、データ比較器7に於ける比較不一致時のアド
レスとデータとリード/ライトとを含む情報を蓄積し、
又アドレス比較器7に於ける比較一致時のアドレスとデ
ータとリード/ライトとを含む情報を蓄積する。従っ
て、異常情報蓄積装置9の蓄積情報を参照することによ
り、異常発生の状況を認識することができるから、異常
発生要因の探索が容易となる。
【0016】図6は本発明の第6の実施の形態の説明図
であり、前述の各図の符号と同一符号は同一部分を示
し、10は異常発生通報装置を示す。データ比較器6に
於ける比較不一致時と、アドレス比較器7に於ける比較
一致時との検出信号を基に、異常発生通報装置10はプ
ロセッサ1に対して割込みを行い、且つその時のアドレ
スとデータとリード/ライトとを含む情報を、異常情報
蓄積装置9に加えて蓄積する。
であり、前述の各図の符号と同一符号は同一部分を示
し、10は異常発生通報装置を示す。データ比較器6に
於ける比較不一致時と、アドレス比較器7に於ける比較
一致時との検出信号を基に、異常発生通報装置10はプ
ロセッサ1に対して割込みを行い、且つその時のアドレ
スとデータとリード/ライトとを含む情報を、異常情報
蓄積装置9に加えて蓄積する。
【0017】図7は本発明の第7の実施の形態の説明図
であり、前述の各図の符号と同一符号は同一部分を示
し、11はダイレクト・メモリ・アクセス制御部(DM
A)、2−1はメモリ保護設定レジスタを示す。又点線
経路は制御信号の経路を示し、一点鎖線の経路は検出信
号の経路を示す。又プログラム格納領域5にプログラム
A,Bを格納した状態を示す。
であり、前述の各図の符号と同一符号は同一部分を示
し、11はダイレクト・メモリ・アクセス制御部(DM
A)、2−1はメモリ保護設定レジスタを示す。又点線
経路は制御信号の経路を示し、一点鎖線の経路は検出信
号の経路を示す。又プログラム格納領域5にプログラム
A,Bを格納した状態を示す。
【0018】メモリ切替装置2のメモリ保護設定レジス
タ2−1は、前述のメモリ保護の条件を設定するもので
あり、例えば、プログラムAから重要なデータを保存す
る為のメモリ保護要求に従ってメモリ保護設定レジスタ
2−1にメモリ保護を設定する。そして、プログラムA
によるアクセスに対しては、メモリ保護機能を発揮する
ように、メモリ切替装置2は切替接続を行う。即ち、プ
ログラムAからのアクセスに対して、プロセッサ1のア
ドレスバスとデータバスとに対して、二重化したメモリ
3,4のアドレスバスとデータとの切替接続を行い、二
重化したメモリ3,4に同一のアドレスを加える。即
ち、メモリ切替装置2は、リード/ライト制御信号に従
ってメモリ保護設定レジスタ2−1を参照し、メモリ保
護の条件の設定の有無に従って、プロセッサ1側とメモ
リ3,4側との接続制御を行う構成を有するものであ
り、比較的簡単な論理回路或いはソフトウェアによって
実現することができる。
タ2−1は、前述のメモリ保護の条件を設定するもので
あり、例えば、プログラムAから重要なデータを保存す
る為のメモリ保護要求に従ってメモリ保護設定レジスタ
2−1にメモリ保護を設定する。そして、プログラムA
によるアクセスに対しては、メモリ保護機能を発揮する
ように、メモリ切替装置2は切替接続を行う。即ち、プ
ログラムAからのアクセスに対して、プロセッサ1のア
ドレスバスとデータバスとに対して、二重化したメモリ
3,4のアドレスバスとデータとの切替接続を行い、二
重化したメモリ3,4に同一のアドレスを加える。即
ち、メモリ切替装置2は、リード/ライト制御信号に従
ってメモリ保護設定レジスタ2−1を参照し、メモリ保
護の条件の設定の有無に従って、プロセッサ1側とメモ
リ3,4側との接続制御を行う構成を有するものであ
り、比較的簡単な論理回路或いはソフトウェアによって
実現することができる。
【0019】又ダイレクト・メモリ・アクセス制御部1
1は、メモリ4に対してのみ直接的にアクセスしてデー
タの書込み及び読出しを行うものである。この場合のア
ドレスについても、アドレス比較器7に於いて比較し、
比較一致の場合に、一方のメモリ3から読出したデータ
と、他方のメモリ4から読出したデータとをデータ比較
器6に於いて比較し、重要なデータが変更されたか否か
を判定する。
1は、メモリ4に対してのみ直接的にアクセスしてデー
タの書込み及び読出しを行うものである。この場合のア
ドレスについても、アドレス比較器7に於いて比較し、
比較一致の場合に、一方のメモリ3から読出したデータ
と、他方のメモリ4から読出したデータとをデータ比較
器6に於いて比較し、重要なデータが変更されたか否か
を判定する。
【0020】又データ比較部6に於ける比較不一致の検
出信号又はアドレス比較器7に於ける比較一致の検出信
号により、異常発生通報装置10からプロセッサ1に対
して割込(NMI:Non−Maskable Int
errupt)を行い、且つ異常情報蓄積装置9に通知
する。異常情報蓄積装置9は、この通知に従って、その
時点のアドレスと、データとリード/ライトとを含む情
報を蓄積する。又プロセッサ1は、その割込みにより優
先的に割込処理を開始する。
出信号又はアドレス比較器7に於ける比較一致の検出信
号により、異常発生通報装置10からプロセッサ1に対
して割込(NMI:Non−Maskable Int
errupt)を行い、且つ異常情報蓄積装置9に通知
する。異常情報蓄積装置9は、この通知に従って、その
時点のアドレスと、データとリード/ライトとを含む情
報を蓄積する。又プロセッサ1は、その割込みにより優
先的に割込処理を開始する。
【0021】図8はメモリ切替装置の切替接続状態の説
明図であり、(a)はメモリ保護の条件を設定したプロ
グラムAによるデータ読出時の状態を示し、RDはリー
ド制御信号を示す。メモリ切替装置2は、プロセッサ1
のアドレスバスと、二重化したメモリ3,4のアドレス
バスとを接続し、プロセッサ1のデータバスと、一方の
メモリ3のデータバスとを接続し、両方のメモリ3,4
の同一のアドレスから同一のデータを読出し、メモリ3
から読出したデータをプロセッサ1に転送する。又図示
を省略したデータ比較器により読出したデータを比較す
る。
明図であり、(a)はメモリ保護の条件を設定したプロ
グラムAによるデータ読出時の状態を示し、RDはリー
ド制御信号を示す。メモリ切替装置2は、プロセッサ1
のアドレスバスと、二重化したメモリ3,4のアドレス
バスとを接続し、プロセッサ1のデータバスと、一方の
メモリ3のデータバスとを接続し、両方のメモリ3,4
の同一のアドレスから同一のデータを読出し、メモリ3
から読出したデータをプロセッサ1に転送する。又図示
を省略したデータ比較器により読出したデータを比較す
る。
【0022】又図8の(b)は、メモリ保護の条件を設
定したプログラムAによるデータ書込時の状態を示し、
WTはライト制御信号を示す。メモリ切替装置2は、プ
ロセッサ1のアドレスバスと、二重化したメモリ3,4
のアドレスバスとを接続し、プロセッサ1のデータバス
と、二重化したメモリ3,4のデータバスとを接続す
る。それにより、二重化した両方のメモリ3,4の同一
アドレスに同一データが書込まれる。
定したプログラムAによるデータ書込時の状態を示し、
WTはライト制御信号を示す。メモリ切替装置2は、プ
ロセッサ1のアドレスバスと、二重化したメモリ3,4
のアドレスバスとを接続し、プロセッサ1のデータバス
と、二重化したメモリ3,4のデータバスとを接続す
る。それにより、二重化した両方のメモリ3,4の同一
アドレスに同一データが書込まれる。
【0023】又図8の(c)は、メモリ保護の条件を設
定しないプログラムBによるデータの読出時の状態を示
し、メモリ切替装置2は、プロセッサ1のアドレスバス
と、二重化したメモリ3,4のアドレスとを接続し、プ
ロセッサ1のデータバスと、一方のメモリ4のデータバ
スとを接続し、リード制御信号により一方と他方とのメ
モリ3,4の同一のアドレスからデータを読出すが、他
方のメモリ4からのデータのみをプロセッサ1に転送す
る。この場合、例えば、プログラムAによるデータを、
プログラムBが参照する為の読出しを行うことも可能と
なる。
定しないプログラムBによるデータの読出時の状態を示
し、メモリ切替装置2は、プロセッサ1のアドレスバス
と、二重化したメモリ3,4のアドレスとを接続し、プ
ロセッサ1のデータバスと、一方のメモリ4のデータバ
スとを接続し、リード制御信号により一方と他方とのメ
モリ3,4の同一のアドレスからデータを読出すが、他
方のメモリ4からのデータのみをプロセッサ1に転送す
る。この場合、例えば、プログラムAによるデータを、
プログラムBが参照する為の読出しを行うことも可能と
なる。
【0024】又図8の(d)は、メモリ保護の条件を設
定しないプログラムBによるデータの書込時の状態を示
し、メモリ切替装置2は、プロセッサ1のアドレスバス
と他方のメモリ4のアドレスバスとを接続し、プロセッ
サ1のデータバスと他方のメモリ4のデータバスとを接
続し、そのメモリ4に対してのみデータの書込みを行
う。それにより、重要なデータを格納した一方のメモリ
3に対する書込アクセスを禁止するから、重要なデータ
を保護することができる。
定しないプログラムBによるデータの書込時の状態を示
し、メモリ切替装置2は、プロセッサ1のアドレスバス
と他方のメモリ4のアドレスバスとを接続し、プロセッ
サ1のデータバスと他方のメモリ4のデータバスとを接
続し、そのメモリ4に対してのみデータの書込みを行
う。それにより、重要なデータを格納した一方のメモリ
3に対する書込アクセスを禁止するから、重要なデータ
を保護することができる。
【0025】図9は図6に示す実施の形態に於けるメモ
リ保護設定を行ったプログラム、例えば、プログラムA
によるデータ読出時の説明図であり、リード制御信号に
より、メモリ切替装置2はメモリ保護設定レジスタ2−
1にプログラムAによるメモリ保護要求が設定されてい
ることにより、プロセッサ1のアドレスバスと、二重化
したメモリ3,4のアドレスバスとを接続し、プロセッ
サ1のデータバスと、メモリ3のデータバスとを接続
し、両方のメモリ3,4にリード制御信号RDを加え
る。それにより、両方のメモリ3,4の同一アドレスか
らそれぞれデータを読出す。
リ保護設定を行ったプログラム、例えば、プログラムA
によるデータ読出時の説明図であり、リード制御信号に
より、メモリ切替装置2はメモリ保護設定レジスタ2−
1にプログラムAによるメモリ保護要求が設定されてい
ることにより、プロセッサ1のアドレスバスと、二重化
したメモリ3,4のアドレスバスとを接続し、プロセッ
サ1のデータバスと、メモリ3のデータバスとを接続
し、両方のメモリ3,4にリード制御信号RDを加え
る。それにより、両方のメモリ3,4の同一アドレスか
らそれぞれデータを読出す。
【0026】そして、両方のメモリ3,4から読出した
データを、データ比較器6により比較し、比較一致の場
合は、プロセッサ1に於いてメモリ3から読出したデー
タを処理し、比較不一致の場合は、その検出信号を異常
発生通知装置10に加え、異常発生通知装置10は、プ
ロセッサ1に対して割込(NMI)を行い、且つ異常情
報蓄積装置9に通知し、異常情報蓄積装置9は、その時
のアドレスとデータとリード/ライトとを含む情報を蓄
積する。
データを、データ比較器6により比較し、比較一致の場
合は、プロセッサ1に於いてメモリ3から読出したデー
タを処理し、比較不一致の場合は、その検出信号を異常
発生通知装置10に加え、異常発生通知装置10は、プ
ロセッサ1に対して割込(NMI)を行い、且つ異常情
報蓄積装置9に通知し、異常情報蓄積装置9は、その時
のアドレスとデータとリード/ライトとを含む情報を蓄
積する。
【0027】図10は図6に示す実施の形態に於けるメ
モリ保護設定を行ったプログラム、例えば、プログラム
Aによるデータ書込時の説明図であり、ライト制御信号
WTにより、メモリ切替装置2は、メモリ保護設定レジ
スタ2−1にプログラムAによるメモリ保護の条件が設
定されているから、プロセッサ1のアドレスバスと、二
重化したメモリ3,4のアドレスバスとを接続し、プロ
セッサ1のデータバスと、二重化したメモリ3,4のデ
ータバスとを接続して、両方のメモリ3,4にライト制
御信号WTを加える。それにより、両方のメモリ3,4
の同一アドレスに同一のデータを書込むことになる。又
その時のアドレスを、アドレス記憶装置8に記憶する。
モリ保護設定を行ったプログラム、例えば、プログラム
Aによるデータ書込時の説明図であり、ライト制御信号
WTにより、メモリ切替装置2は、メモリ保護設定レジ
スタ2−1にプログラムAによるメモリ保護の条件が設
定されているから、プロセッサ1のアドレスバスと、二
重化したメモリ3,4のアドレスバスとを接続し、プロ
セッサ1のデータバスと、二重化したメモリ3,4のデ
ータバスとを接続して、両方のメモリ3,4にライト制
御信号WTを加える。それにより、両方のメモリ3,4
の同一アドレスに同一のデータを書込むことになる。又
その時のアドレスを、アドレス記憶装置8に記憶する。
【0028】図11は図6に示す実施の形態に於けるメ
モリ保護設定を行わないプログラム、例えば、プログラ
ムBによるデータの読出時の説明図であり、リード制御
信号RDにより、メモリ切替装置2は、メモリ保護設定
レジスタ2−1にメモリ保護の条件が設定されていない
ので、プロセッサ1のアドレスバスとメモリ3,4のア
ドレスバスとを接続し、プロセッサ1のデータバスとメ
モリ3のデータバスとを接続し、各部にリード制御信号
RDを加える。
モリ保護設定を行わないプログラム、例えば、プログラ
ムBによるデータの読出時の説明図であり、リード制御
信号RDにより、メモリ切替装置2は、メモリ保護設定
レジスタ2−1にメモリ保護の条件が設定されていない
ので、プロセッサ1のアドレスバスとメモリ3,4のア
ドレスバスとを接続し、プロセッサ1のデータバスとメ
モリ3のデータバスとを接続し、各部にリード制御信号
RDを加える。
【0029】それにより、アドレス記憶装置8に記憶さ
れたアドレス(メモリ3にデータを書込んだ時のアドレ
ス)と、アドレスバス上のアドレスとをアドレス比較器
7により比較し、不一致の場合は、今回のメモリ4に対
するアドレスは、メモリ3に書込んだデータのアドレス
とは異なるので、メモリ4から読出したデータをプロセ
ッサ1に転送する。又アドレス比較器7に於いて比較一
致の場合、メモリ3,4に対して同一のアドレスでアク
セスする場合であるから、メモリ3,4から読出したデ
ータを、データ比較器6により比較する。比較一致の場
合は、二重化したメモリ3,4に書込んだデータは正常
と判定し、メモリ4から読出したデータをプロセッサ1
に転送する。又比較不一致の場合は、メモリ保護を設定
したデータが変更されていることを示すので、異常発生
通知装置10は、プロセッサ1に対して割込(NMI)
を行い、異常情報蓄積装置9に、その時のアドレスとデ
ータとリード/ライトを含む情報を蓄積する。
れたアドレス(メモリ3にデータを書込んだ時のアドレ
ス)と、アドレスバス上のアドレスとをアドレス比較器
7により比較し、不一致の場合は、今回のメモリ4に対
するアドレスは、メモリ3に書込んだデータのアドレス
とは異なるので、メモリ4から読出したデータをプロセ
ッサ1に転送する。又アドレス比較器7に於いて比較一
致の場合、メモリ3,4に対して同一のアドレスでアク
セスする場合であるから、メモリ3,4から読出したデ
ータを、データ比較器6により比較する。比較一致の場
合は、二重化したメモリ3,4に書込んだデータは正常
と判定し、メモリ4から読出したデータをプロセッサ1
に転送する。又比較不一致の場合は、メモリ保護を設定
したデータが変更されていることを示すので、異常発生
通知装置10は、プロセッサ1に対して割込(NMI)
を行い、異常情報蓄積装置9に、その時のアドレスとデ
ータとリード/ライトを含む情報を蓄積する。
【0030】図12は図6に示す実施の形態に於けるメ
モリ保護設定を行わないプログラム、例えば、プログラ
ムBによるデータの書込時の説明図であり、ライト制御
信号WTにより、メモリ切替装置2は、メモリ保護設定
メモリ2−1にメモリ保護の条件が設定されていないの
で、プロセッサ1のアドレスバスとデータバスとを、メ
モリ4のアドレスバスとデータバスとに接続し、ライト
制御信号WTを各部に加える。
モリ保護設定を行わないプログラム、例えば、プログラ
ムBによるデータの書込時の説明図であり、ライト制御
信号WTにより、メモリ切替装置2は、メモリ保護設定
メモリ2−1にメモリ保護の条件が設定されていないの
で、プロセッサ1のアドレスバスとデータバスとを、メ
モリ4のアドレスバスとデータバスとに接続し、ライト
制御信号WTを各部に加える。
【0031】アドレス比較器7は、アドレス記憶装置8
に記憶されているアドレスと、今回のアドレスとを比較
し、比較不一致の場合は、一方のメモリ3に書込んだデ
ータのアドレスとは異なるので、他方のメモリ4にデー
タを書込む。又アドレス比較器7によるアドレス比較の
結果、比較一致となると、一方のメモリ3に書込んだデ
ータのアドレスと同一であるから、他方のメモリ4に書
込んだデータを書換えることになる。そこで、比較一致
の検出信号を異常発生通報装置10に加え、プロセッサ
1に対して割込(NMI)を行うことにより、この場合
の書込みを中止する。それによって、他方のメモリ4に
書込んだ重要なデータを書換えることを阻止することが
できる。又その時のアドレスとデータとリード/ライト
とを含む情報を異常情報蓄積装置9に蓄積する。
に記憶されているアドレスと、今回のアドレスとを比較
し、比較不一致の場合は、一方のメモリ3に書込んだデ
ータのアドレスとは異なるので、他方のメモリ4にデー
タを書込む。又アドレス比較器7によるアドレス比較の
結果、比較一致となると、一方のメモリ3に書込んだデ
ータのアドレスと同一であるから、他方のメモリ4に書
込んだデータを書換えることになる。そこで、比較一致
の検出信号を異常発生通報装置10に加え、プロセッサ
1に対して割込(NMI)を行うことにより、この場合
の書込みを中止する。それによって、他方のメモリ4に
書込んだ重要なデータを書換えることを阻止することが
できる。又その時のアドレスとデータとリード/ライト
とを含む情報を異常情報蓄積装置9に蓄積する。
【0032】プロセッサ1は、異常情報蓄積装置9に蓄
積された異常発生時の情報を基に、異常発生要因を探索
することが可能となる。従って、その要因を除去して安
定な情報処理を行うことができる。又アドレス記憶装置
8や異常情報蓄積装置9は、レジスタ構成とすることも
可能であり、又異常発生通知装置10は、プロセッサに
対する割込信号生成手段とすることができる。又二重化
したメモリ3,4は、半導体集積メモリのみでなく、既
に知られている各種の構成のメモリを適用することがで
きる。
積された異常発生時の情報を基に、異常発生要因を探索
することが可能となる。従って、その要因を除去して安
定な情報処理を行うことができる。又アドレス記憶装置
8や異常情報蓄積装置9は、レジスタ構成とすることも
可能であり、又異常発生通知装置10は、プロセッサに
対する割込信号生成手段とすることができる。又二重化
したメモリ3,4は、半導体集積メモリのみでなく、既
に知られている各種の構成のメモリを適用することがで
きる。
【0033】
【発明の効果】以上説明したように、本発明は、プロセ
ッサ1によりアクセスされる二重化した一方と他方との
メモリ3,4をメモリ切替装置2によって切替えるもの
で、重要なデータは、メモリ保護の条件を設定すること
により、一方と他方とのメモリ3,4の同一アドレスに
書込み、又同一アドレスから読出したデータを比較する
ことにより、データの変更の有無を判定することが容易
となり、又メモリ保護の条件を設定していない場合は、
他方のメモリ4に対してのみデータの書込み及び読出し
を行うことにより、重要なデータを保護することができ
る。従って、プログラム毎に利用するデータについて、
他のプログラムからの変更を禁止するデータを確実に保
護することができる。
ッサ1によりアクセスされる二重化した一方と他方との
メモリ3,4をメモリ切替装置2によって切替えるもの
で、重要なデータは、メモリ保護の条件を設定すること
により、一方と他方とのメモリ3,4の同一アドレスに
書込み、又同一アドレスから読出したデータを比較する
ことにより、データの変更の有無を判定することが容易
となり、又メモリ保護の条件を設定していない場合は、
他方のメモリ4に対してのみデータの書込み及び読出し
を行うことにより、重要なデータを保護することができ
る。従って、プログラム毎に利用するデータについて、
他のプログラムからの変更を禁止するデータを確実に保
護することができる。
【0034】又メモリ保護の条件を設定していないプロ
グラムからのデータ書込時に、その時のアドレスと、メ
モリ保護の条件を設定したプログラムによるデータの書
込アドレスとを比較して、比較一致の時に、重要なデー
タが書換えられることになるから、それを回避するよう
にプロセッサに対して割込みを行うことができる。又異
常発生時のアドレスやデータ等を蓄積することにより、
異常発生の要因の探索が容易となる利点がある。
グラムからのデータ書込時に、その時のアドレスと、メ
モリ保護の条件を設定したプログラムによるデータの書
込アドレスとを比較して、比較一致の時に、重要なデー
タが書換えられることになるから、それを回避するよう
にプロセッサに対して割込みを行うことができる。又異
常発生時のアドレスやデータ等を蓄積することにより、
異常発生の要因の探索が容易となる利点がある。
【図1】本発明の第1の実施の形態の説明図である。
【図2】本発明の第2の実施の形態の説明図である。
【図3】本発明の第3の実施の形態の説明図である。
【図4】本発明の第4の実施の形態の説明図である。
【図5】本発明の第5の実施の形態の説明図である。
【図6】本発明の第6の実施の形態の説明図である。
【図7】本発明の第7の実施の形態の説明図である。
【図8】メモリ切替装置の切替接続状態の説明図であ
る。
る。
【図9】メモリ保護設定を行ったプログラムによるデー
タ読出時の説明図である。
タ読出時の説明図である。
【図10】メモリ保護設定を行ったプログラムによるデ
ータ書込時の説明図である。
ータ書込時の説明図である。
【図11】メモリ保護設定を行わないプログラムによる
データの読出時の説明図である。
データの読出時の説明図である。
【図12】メモリ保護設定を行わないプログラムによる
データの書込時の説明図である。
データの書込時の説明図である。
1 プロセッサ(CPU)
2 メモリ切替装置
3,4 メモリ
5 プログラム格納領域
Claims (6)
- 【請求項1】 プロセッサによりアクセスされる二重化
したメモリと、前記プロセッサと前記二重化したメモリ
との間のアドレスバスとデータバスとの切替接続を行う
メモリ切替装置とを有し、 前記メモリ切替装置は、メモリ保護の条件を与えた時の
データの書込時は、前記二重化した一方と他方とのメモ
リの同一アドレスに同一のデータを書込むように切替接
続し、且つデータの読出時は、一方のメモリから読出し
たデータを前記プロセッサに転送するように切替接続
し、メモリ保護の条件を与えない時のデータの書込時
は、前記二重化した他方のメモリに対してデータを書込
むように切替接続し、且つデータの読出時は、前記他方
のメモリから読出したデータを前記プロセッサに転送す
るように切替接続する構成を有することを特徴とする二
重化メモリ装置。 - 【請求項2】 前記二重化した一方と他方とのメモリの
同一アドレスから読出したデータを比較するデータ比較
器を有することを特徴とする請求項1記載の二重化メモ
リ装置。 - 【請求項3】 前記一方のメモリに対するデータ書込時
のアドレスを記憶するアドレス記憶装置と、該アドレス
記憶装置に記憶されたアドレスと前記他方のメモリに対
するデータ書込時のアドレスとを比較するアドレス比較
器とを有することを特徴とする請求項1又は2記載の二
重化メモリ装置。 - 【請求項4】 前記一方のメモリに対するデータ書込時
のアドレスを記憶するアドレス記憶装置と、該アドレス
記憶装置に記憶されたアドレスと前記他方のメモリに対
するデータ書込時のアドレスとを比較するアドレス比較
器と、該アドレス比較器による比較一致により、前記一
方と他方とのメモリの同一アドレスから読出したデータ
を比較するデータ比較器とを有することを特徴とする請
求項1記載の二重化メモリ装置。 - 【請求項5】 前記アドレス比較器による比較一致時
と、前記データ比較器による比較不一致時とを異常発生
とし、その時点のアドレスとデータとを含む情報を蓄積
する異常情報蓄積装置を有することを特徴とする請求項
4記載の二重化メモリ装置。 - 【請求項6】 前記メモリ切替装置は、プロセッサと二
重化した一方と他方とのメモリに対して切替接続を制御
する為のメモリ保護の条件を、プログラムによる要求に
従って設定するメモリ保護設定レジスタを有することを
特徴とする請求項1記載の二重化メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002067907A JP2003271463A (ja) | 2002-03-13 | 2002-03-13 | 二重化メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002067907A JP2003271463A (ja) | 2002-03-13 | 2002-03-13 | 二重化メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003271463A true JP2003271463A (ja) | 2003-09-26 |
Family
ID=29199140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002067907A Pending JP2003271463A (ja) | 2002-03-13 | 2002-03-13 | 二重化メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003271463A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011014011A (ja) * | 2009-07-03 | 2011-01-20 | Hitachi Ltd | 多重系システムの高信頼性制御装置 |
JP2012027570A (ja) * | 2010-07-21 | 2012-02-09 | Keet Seisakusho:Kk | フィールド機器用データストレージシステム |
US11884254B2 (en) | 2018-04-27 | 2024-01-30 | Robert Bosch Gmbh | Vehicle brake system and method for increasing brake pressure in a first wheel brake cylinder and limiting brake pressure in a second wheel brake cylinder of a vehicle brake system |
-
2002
- 2002-03-13 JP JP2002067907A patent/JP2003271463A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011014011A (ja) * | 2009-07-03 | 2011-01-20 | Hitachi Ltd | 多重系システムの高信頼性制御装置 |
JP2012027570A (ja) * | 2010-07-21 | 2012-02-09 | Keet Seisakusho:Kk | フィールド機器用データストレージシステム |
US11884254B2 (en) | 2018-04-27 | 2024-01-30 | Robert Bosch Gmbh | Vehicle brake system and method for increasing brake pressure in a first wheel brake cylinder and limiting brake pressure in a second wheel brake cylinder of a vehicle brake system |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070717 |