JPH0122653B2 - - Google Patents
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- JPH0122653B2 JPH0122653B2 JP55177648A JP17764880A JPH0122653B2 JP H0122653 B2 JPH0122653 B2 JP H0122653B2 JP 55177648 A JP55177648 A JP 55177648A JP 17764880 A JP17764880 A JP 17764880A JP H0122653 B2 JPH0122653 B2 JP H0122653B2
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- 230000015654 memory Effects 0.000 claims description 29
- 238000012545 processing Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 101150013204 MPS2 gene Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はメモリアドレス拡張方式、さらに詳し
く言えば、複数個の主記憶装置の一部を現用、そ
の他を予備とし、現用および予備用の主記憶装置
のアドレスを共通にし、書込時上記両装置に同一
内容を書込み常に上記両主記憶装置が同一内容を
もち２重化動作可能な記憶システムにおいて、予
備主記憶装置のアドレス空間を現用可能とするた
めのメモリアドレス拡張方式に関する。
く言えば、複数個の主記憶装置の一部を現用、そ
の他を予備とし、現用および予備用の主記憶装置
のアドレスを共通にし、書込時上記両装置に同一
内容を書込み常に上記両主記憶装置が同一内容を
もち２重化動作可能な記憶システムにおいて、予
備主記憶装置のアドレス空間を現用可能とするた
めのメモリアドレス拡張方式に関する。
データ処理システムの動作信頼度を上げるた
め、システム中の制御装置およびこの制御装置と
共動する主記憶装置をそれぞれ２つずつ設けて２
重化し、一方を現用、他方を予備とし、現用装置
に障害が発生すれば直ちに予備装置に切換え、シ
ステムとしてのデータ処理の中断のないようにす
ることが行なわれている。
め、システム中の制御装置およびこの制御装置と
共動する主記憶装置をそれぞれ２つずつ設けて２
重化し、一方を現用、他方を予備とし、現用装置
に障害が発生すれば直ちに予備装置に切換え、シ
ステムとしてのデータ処理の中断のないようにす
ることが行なわれている。
この従来の方式を第１図について説明する。第
１図は従来の２重化されたデータ処理システムの
構成を示す図である。図において同様に構成され
た２個の制御装置CC0，CC1および主記憶装置
MM0，MM1がバスＢを介して接続されている。
制御装置CC0，CC1および主記憶装置MM0，
MM1の、それぞれ任意の１個を現用装置、他を
予備装置とすることができるが、今例えば制御装
置CC0、主記憶装置MM0を現用、制御装置CC1、
主記憶装置MM1を予備としてシステムが動作し
ているとする。この場合、現用制御装置CC0は、
アドレスを同一にした現用および予備主記憶装置
MM0およびMM1に同じ内容を書き込み、また読
取りは現用主記憶装置MM0からのみ行なわれる。
このことは図の点線で示す。ここにＷは書込み、
Ｒは読取りを示す。このようにして現用および予
備主記憶装置MM0およびMM1の記憶内容は常に
一致しているから、現用制御装置CC0に障害が発
生し、このため予備用制御装置CC1を現用に切換
えるときは勿論、現用主記憶装置MM0に障害が
発生し、このため予備主記憶装置MM1を現用に
切換えるとき、両主記憶装置の内容は同一である
ので、システムの処理動作を中断することなく所
定のデータ処理が継続され、システムの信頼度を
上げることができる。
１図は従来の２重化されたデータ処理システムの
構成を示す図である。図において同様に構成され
た２個の制御装置CC0，CC1および主記憶装置
MM0，MM1がバスＢを介して接続されている。
制御装置CC0，CC1および主記憶装置MM0，
MM1の、それぞれ任意の１個を現用装置、他を
予備装置とすることができるが、今例えば制御装
置CC0、主記憶装置MM0を現用、制御装置CC1、
主記憶装置MM1を予備としてシステムが動作し
ているとする。この場合、現用制御装置CC0は、
アドレスを同一にした現用および予備主記憶装置
MM0およびMM1に同じ内容を書き込み、また読
取りは現用主記憶装置MM0からのみ行なわれる。
このことは図の点線で示す。ここにＷは書込み、
Ｒは読取りを示す。このようにして現用および予
備主記憶装置MM0およびMM1の記憶内容は常に
一致しているから、現用制御装置CC0に障害が発
生し、このため予備用制御装置CC1を現用に切換
えるときは勿論、現用主記憶装置MM0に障害が
発生し、このため予備主記憶装置MM1を現用に
切換えるとき、両主記憶装置の内容は同一である
ので、システムの処理動作を中断することなく所
定のデータ処理が継続され、システムの信頼度を
上げることができる。
しかし、上記の従来の方式は、現用制御装置か
ら主記憶装置に書込む場合、両主記憶装置の同一
アドレスに同一内容が同時に書込まれることとな
る。しかし、両主記憶装置が共通のアドレスであ
ると、ある場合に不利あるいは欠点となる。
ら主記憶装置に書込む場合、両主記憶装置の同一
アドレスに同一内容が同時に書込まれることとな
る。しかし、両主記憶装置が共通のアドレスであ
ると、ある場合に不利あるいは欠点となる。
例えば、現用制御装置から予備主記憶装置の診
断を行なうことが困難となる。すなわち、アドレ
スが共通で、同一内容が書込まれるため、予備主
記憶装置診断用のデータは現用主記憶装置にも書
込まれ診断が困難となる。このため現用制御装置
が予備制御装置を制御して予備制御装置から予備
主記憶装置にアクセスして診断することとなるの
で診断速度が遅くなる不利がある。
断を行なうことが困難となる。すなわち、アドレ
スが共通で、同一内容が書込まれるため、予備主
記憶装置診断用のデータは現用主記憶装置にも書
込まれ診断が困難となる。このため現用制御装置
が予備制御装置を制御して予備制御装置から予備
主記憶装置にアクセスして診断することとなるの
で診断速度が遅くなる不利がある。
また、信頼度を高度に必要としないが主記憶装
置の記憶容量が大きいことが好ましい処理、例え
ば、フアイル記憶装置への大量のデータの転送処
理のような場合、現用および予備記憶装置が同一
アドレスであるため２重化系としてしか使用でき
ず、例えばこの場合予備主記憶装置は有効に作用
しない等の不利がある。
置の記憶容量が大きいことが好ましい処理、例え
ば、フアイル記憶装置への大量のデータの転送処
理のような場合、現用および予備記憶装置が同一
アドレスであるため２重化系としてしか使用でき
ず、例えばこの場合予備主記憶装置は有効に作用
しない等の不利がある。
本発明は、従来方式の上記の不利を除去し、シ
ステムが２重化系として動作する場合は現用およ
び予備の主記憶装置のアドレスを同一として動作
させてシステムの信頼度を高くし、必要な場合に
は現用および予備主記憶装置にそれぞれ独立にア
クセスし得るようにしてアドレスを拡張し、各主
記憶装置の占有するアドレス空間を自由に使用し
得るように変更可能とすることを目的とする。
ステムが２重化系として動作する場合は現用およ
び予備の主記憶装置のアドレスを同一として動作
させてシステムの信頼度を高くし、必要な場合に
は現用および予備主記憶装置にそれぞれ独立にア
クセスし得るようにしてアドレスを拡張し、各主
記憶装置の占有するアドレス空間を自由に使用し
得るように変更可能とすることを目的とする。
次に本発明を図面について説明する。
第２図は本発明の一実施例の概要を示す図であ
る。図において記号は第１図と同じものを示す。
第２図の実施例においても、第１図に示した従来
の方式と同様に、制御装置CC0，CC1および主記
憶装置MM0，MM1のそれぞれの任意の１個を現
用装置とし、他を予備装置とすることができる
が、今例えば制御装置CC0、主記憶装置MM0を
現用、制御装置CC1、主記憶装置MM1を予備と
し、システムを２重化系として動作させるとす
る。この場合、現用および予備主記憶装置MM0
およびMM1には共通のアドレス例えば00000〜
7FFFF（16進表示）を与え、現用制御装置CC0は、
上記アドレスにより現用および予備主記憶装置
MM0およびMM1に同一内容を書込む。現用制御
装置CC0は現用主記憶装置MM0からのみ読取り
を行なう。
る。図において記号は第１図と同じものを示す。
第２図の実施例においても、第１図に示した従来
の方式と同様に、制御装置CC0，CC1および主記
憶装置MM0，MM1のそれぞれの任意の１個を現
用装置とし、他を予備装置とすることができる
が、今例えば制御装置CC0、主記憶装置MM0を
現用、制御装置CC1、主記憶装置MM1を予備と
し、システムを２重化系として動作させるとす
る。この場合、現用および予備主記憶装置MM0
およびMM1には共通のアドレス例えば00000〜
7FFFF（16進表示）を与え、現用制御装置CC0は、
上記アドレスにより現用および予備主記憶装置
MM0およびMM1に同一内容を書込む。現用制御
装置CC0は現用主記憶装置MM0からのみ読取り
を行なう。
現用および予備主記憶装置MM0およびMM1の
内容は常に同一に保持されているから、現用装置
障害の場合、予備装置に切換えることによりシス
テムの処理は中断しない。すなわち、この実施例
は従来方式と全く同様に２重化系として高信頼度
で動作する。
内容は常に同一に保持されているから、現用装置
障害の場合、予備装置に切換えることによりシス
テムの処理は中断しない。すなわち、この実施例
は従来方式と全く同様に２重化系として高信頼度
で動作する。
アドレスを拡張する場合、例えば現用主記憶装
置MM0には上記共通アドレスである00000〜
7FFFFを与え、予備主記憶装置MM1にはこれと
異なる80000〜FFFFFを与える。上記アドレスの
最上桁０〜７および８〜Ｆを２進表示にすれば
0000〜0111および1000〜1111となり、その最上桁
は０および１となる。従つて、アドレスを２進表
示とした場合、最上桁が０ならば主記憶装置
MM0のアドレスであり、最上桁が１ならば主記
憶装置MM1のアドレスである。このように最上
桁を現用主記憶装置MM0または予備主記憶装置
MM1を指示するための情報とすることができる。
なお、点線で示すように、現用制御装置CC0から
両主記憶装置MM0，MM1の何れに対しても書込
みおよび読取りが可能である。
置MM0には上記共通アドレスである00000〜
7FFFFを与え、予備主記憶装置MM1にはこれと
異なる80000〜FFFFFを与える。上記アドレスの
最上桁０〜７および８〜Ｆを２進表示にすれば
0000〜0111および1000〜1111となり、その最上桁
は０および１となる。従つて、アドレスを２進表
示とした場合、最上桁が０ならば主記憶装置
MM0のアドレスであり、最上桁が１ならば主記
憶装置MM1のアドレスである。このように最上
桁を現用主記憶装置MM0または予備主記憶装置
MM1を指示するための情報とすることができる。
なお、点線で示すように、現用制御装置CC0から
両主記憶装置MM0，MM1の何れに対しても書込
みおよび読取りが可能である。
第３図は第２図に示した本発明の実施例のさら
に詳細な接続図である。
に詳細な接続図である。
図において、MM0，MM1は主記憶装置、CC0，
CC1は制御装置、Ｂはバス、MMC0，MMC1はそ
れぞれ主記憶装置MM0，MM1の記憶制御装置、
ABS，WBS0，WBS1は主記憶装置MM0，MM1
と制御装置CC0，CC1との結合を定める情報を保
持するフリツプフロツプ、MF0，MF1はアドレ
ス拡張指示の情報を保持するフリツプフロツプで
ある。
CC1は制御装置、Ｂはバス、MMC0，MMC1はそ
れぞれ主記憶装置MM0，MM1の記憶制御装置、
ABS，WBS0，WBS1は主記憶装置MM0，MM1
と制御装置CC0，CC1との結合を定める情報を保
持するフリツプフロツプ、MF0，MF1はアドレ
ス拡張指示の情報を保持するフリツプフロツプで
ある。
制御装置CC0，CC1と主記憶装置MM0，MM1
との間のアドレス、書込み、読取りの各データ
は、制御装置CC0およびCC1についてそれぞれバ
ス線B0，B1により構成される信号線により双方
向に伝送される。
との間のアドレス、書込み、読取りの各データ
は、制御装置CC0およびCC1についてそれぞれバ
ス線B0，B1により構成される信号線により双方
向に伝送される。
いま、制御装置CC0、主記憶装置MM0を現用
とし、また制御装置CC1、主記憶装置MM1を予
備として２重化系を構成する場合は、主記憶装置
MM0の記憶制御装置MMC0においてフリツプフ
ロツプABSおよびWBS1の出力が“０”、フリツ
プフロツプWBS0の出力が“１”となるようにセ
ツトし、主記憶装置MM1の記憶制御装置MMC1
においてフリツプフロツプABS，WBS0，WBS1
の出力が“０”となるようにセツトする。
とし、また制御装置CC1、主記憶装置MM1を予
備として２重化系を構成する場合は、主記憶装置
MM0の記憶制御装置MMC0においてフリツプフ
ロツプABSおよびWBS1の出力が“０”、フリツ
プフロツプWBS0の出力が“１”となるようにセ
ツトし、主記憶装置MM1の記憶制御装置MMC1
においてフリツプフロツプABS，WBS0，WBS1
の出力が“０”となるようにセツトする。
これにより、記憶制御装置MMC0においては、
アンドゲートAG2，AG4，AG6が導通し、AG1，
AG3，AG5が非導通であり、同じくMMC1におい
てはアンドゲートAG4，AG6が導通し、アンドゲ
ートAG1，AG2，AG3，AG5は非導通である。
アンドゲートAG2，AG4，AG6が導通し、AG1，
AG3，AG5が非導通であり、同じくMMC1におい
てはアンドゲートAG4，AG6が導通し、アンドゲ
ートAG1，AG2，AG3，AG5は非導通である。
制御装置CC0，CC1においては、そのアドレス
拡張指示フリツプフロツプMF0，MF1はいづれ
も“０”にセツトし、この状態ではアドレス拡張
指示を行なわない。
拡張指示フリツプフロツプMF0，MF1はいづれ
も“０”にセツトし、この状態ではアドレス拡張
指示を行なわない。
この２重化されて動作する場合は、主記憶装置
MM0，MM1には共通のアドレス0000〜7FFFFが
与えられる。このアドレスを２進表示すれば最上
位桁は“０”となる。
MM0，MM1には共通のアドレス0000〜7FFFFが
与えられる。このアドレスを２進表示すれば最上
位桁は“０”となる。
いま現用制御装置CC0から主記憶装置MM0，
MM1に書込みを行うには、まづアドレスデータ
の最上位桁の“０”を端子AMより、また、アド
レスデータのその他の部分を端子Ｄから送出す
る。
MM1に書込みを行うには、まづアドレスデータ
の最上位桁の“０”を端子AMより、また、アド
レスデータのその他の部分を端子Ｄから送出す
る。
いま現用制御装置CC0に於けるアドレス拡張指
示フリツプフロツプMF0，MF1は拡張指示をし
ないよう“０”にセツトされ、端子AMからは
“０”が出力しているので、これ等を入力とする
エクスクルーシブオアゲートEOR1およびEOR2
はそれぞれ“１”を出力し、この出力“１”はそ
れぞれ記憶装置制御装置MMC0およびMMC1の
アドレスAG6およびオアゲートOG2を経て主記憶
装置MM0およびMM1のイネーブル端子Ｅに入力
し、主記憶装置MM0およびMM1を動作可能状態
とする。制御装置CC0の端子Ｄから送出されるア
ドレスデータおよびこれに続く書込みデータはバ
スＢのバス線B0および記憶制御装置MMC0およ
びMMC1のそれぞれのアンドゲートAG4および
オアゲートOG1を経て主記憶装置MM0および
MM1の端子Ａ−Ｗから入力し、上記書込みデー
タは両主記憶装置MM0，MM1において上記アド
レスに書込まれる。すなわち、両主記憶装置に同
一内容が記憶される。なお読取りにおいては、上
記と同様に読取りのためのアドレスが両記憶装置
MM0，MM1の端子Ａ−Ｗから入力し、該アドレ
スの内容が書取られ、読取りデータは端子Ｒから
出力するが、前記したように、記憶制御装置
MMC0のアンドゲートAG2が導通しているので、
記憶装置MM0のように読取りデータがその端子
Ｒ、アンドゲートAG2バス線B0を経て制御装置
CC0に達する。しかし、記憶制御装置MMC0のア
ンドゲートAG1記憶制御装置MMC1のアンドゲ
ートAG1，AG2は非導通であるので、記憶装置
MM1よりの読取りデータは阻止され、また、記
憶装置MM0よりの読取りデータもそのアンドゲ
ートAG1で阻止され、バス線B1に出力せず従つ
て制御装置CC1には達しない。
示フリツプフロツプMF0，MF1は拡張指示をし
ないよう“０”にセツトされ、端子AMからは
“０”が出力しているので、これ等を入力とする
エクスクルーシブオアゲートEOR1およびEOR2
はそれぞれ“１”を出力し、この出力“１”はそ
れぞれ記憶装置制御装置MMC0およびMMC1の
アドレスAG6およびオアゲートOG2を経て主記憶
装置MM0およびMM1のイネーブル端子Ｅに入力
し、主記憶装置MM0およびMM1を動作可能状態
とする。制御装置CC0の端子Ｄから送出されるア
ドレスデータおよびこれに続く書込みデータはバ
スＢのバス線B0および記憶制御装置MMC0およ
びMMC1のそれぞれのアンドゲートAG4および
オアゲートOG1を経て主記憶装置MM0および
MM1の端子Ａ−Ｗから入力し、上記書込みデー
タは両主記憶装置MM0，MM1において上記アド
レスに書込まれる。すなわち、両主記憶装置に同
一内容が記憶される。なお読取りにおいては、上
記と同様に読取りのためのアドレスが両記憶装置
MM0，MM1の端子Ａ−Ｗから入力し、該アドレ
スの内容が書取られ、読取りデータは端子Ｒから
出力するが、前記したように、記憶制御装置
MMC0のアンドゲートAG2が導通しているので、
記憶装置MM0のように読取りデータがその端子
Ｒ、アンドゲートAG2バス線B0を経て制御装置
CC0に達する。しかし、記憶制御装置MMC0のア
ンドゲートAG1記憶制御装置MMC1のアンドゲ
ートAG1，AG2は非導通であるので、記憶装置
MM1よりの読取りデータは阻止され、また、記
憶装置MM0よりの読取りデータもそのアンドゲ
ートAG1で阻止され、バス線B1に出力せず従つ
て制御装置CC1には達しない。
次に本発明によりアドレスを拡張する場合につ
いて説明する。
いて説明する。
制御装置CC0より主記憶装置MM0とMM1とを
２重化して使用する場合、各主記憶装置の有する
アドレス数7FFFF個が使用可能であるに過ぎな
い。しかし、現用主記憶装置MM0に上記と同じ
く現用と予備とにおいて共通のアドレス0000〜
7FFFFを与え、予備主記憶装置MM1にアドレス
8FFFF〜FFFFFを与えるものとする。そうすれ
ば制御装置CC0が使用可能のアドレスの数は両記
憶装置MM0，MM1のアドレス数の和のFFFFF
個となり、アドレス拡張が行なわれる。このアド
レスをそれぞれ２進表示すれば、最上位桁のみ異
り残りの部分は共通である。
２重化して使用する場合、各主記憶装置の有する
アドレス数7FFFF個が使用可能であるに過ぎな
い。しかし、現用主記憶装置MM0に上記と同じ
く現用と予備とにおいて共通のアドレス0000〜
7FFFFを与え、予備主記憶装置MM1にアドレス
8FFFF〜FFFFFを与えるものとする。そうすれ
ば制御装置CC0が使用可能のアドレスの数は両記
憶装置MM0，MM1のアドレス数の和のFFFFF
個となり、アドレス拡張が行なわれる。このアド
レスをそれぞれ２進表示すれば、最上位桁のみ異
り残りの部分は共通である。
上記の際、すなわち制御装置CC0が主記憶装置
MM0およびMM1を２重化せずに、上記のアドレ
スによりアドレス拡張して使用する場合は、各フ
リツプフロツプを次のようにセツトする。記憶制
御装置MMC0，MMC1において、それぞれフリ
ツプフロツプABSおよびWBS1を“０”に、フリ
ツプフロツプWBS0を“１”にセツトする。従つ
て、アンドゲートAG1，AG3，AG5は非導通、
AG2，AG4，AG6は導通し、主記憶装置MM0，
MM1よりの読取りデータはそれぞれ端子Ｒアン
ドゲートAG2およびバス線B0を経て制御装置CC0
に転送し得るが、アンドゲートAG1が非導通なた
め、上記の読取りデータは阻止されて、バス線
B1に達せず、従つて制御装置CC1には転送されな
い。
MM0およびMM1を２重化せずに、上記のアドレ
スによりアドレス拡張して使用する場合は、各フ
リツプフロツプを次のようにセツトする。記憶制
御装置MMC0，MMC1において、それぞれフリ
ツプフロツプABSおよびWBS1を“０”に、フリ
ツプフロツプWBS0を“１”にセツトする。従つ
て、アンドゲートAG1，AG3，AG5は非導通、
AG2，AG4，AG6は導通し、主記憶装置MM0，
MM1よりの読取りデータはそれぞれ端子Ｒアン
ドゲートAG2およびバス線B0を経て制御装置CC0
に転送し得るが、アンドゲートAG1が非導通なた
め、上記の読取りデータは阻止されて、バス線
B1に達せず、従つて制御装置CC1には転送されな
い。
また、アドレス拡張指示フリツプフロツプ
MF0，MF1については制御装置CC0に属するフリ
ツプフロツプMF0を“１”、MF1を“０”にセツ
トし、アドレス拡張指示の状態とする。
MF0，MF1については制御装置CC0に属するフリ
ツプフロツプMF0を“１”、MF1を“０”にセツ
トし、アドレス拡張指示の状態とする。
いま、アドレスとして主記憶装置MM0に与え
られた00000〜7FFFFの何れか一つに制御装置
CC0からアクセスする場合には、制御装置CC0の
端子AMから上記アドレスの２進表示における最
上位桁の情報すなわち“０”が送出され、同じく
端子Ｄから残りの情報（共通アドレス）が送られ
る。ここに最上位桁は主記憶装置MM0，MM1の
何れかを指示する情報であり、他は共通の情報で
ある。
られた00000〜7FFFFの何れか一つに制御装置
CC0からアクセスする場合には、制御装置CC0の
端子AMから上記アドレスの２進表示における最
上位桁の情報すなわち“０”が送出され、同じく
端子Ｄから残りの情報（共通アドレス）が送られ
る。ここに最上位桁は主記憶装置MM0，MM1の
何れかを指示する情報であり、他は共通の情報で
ある。
いま、制御装置CC0について見れば、そのフリ
ツプフロツプMF0が“１”にセツトされ、端子
AMの出力は“０”であるので、エクスクルーシ
ブオアゲートEOR1は“１”を出力し、これは記
憶制御装置MMC0のアンドゲートAG6およびオ
アゲートOG2を経て主記憶装置MM0のイネーブ
ル端子Ｅに入力し、これを動作可能とする。ま
た、フリツプフロツプMF1は“０”にセツトさ
れているのでエクスクルーシブオアゲートEOR2
は“０”を出力し、これは記憶制御装置MMC1
のアンドゲートAG6およびオアゲートOG2を経て
記憶装置MM1のイネーブル端子Ｅに達するが、
このイネーブル端子Ｅへの入力は“０”であるの
で、記憶装置MM1はイネーブルされず動作しな
い。
ツプフロツプMF0が“１”にセツトされ、端子
AMの出力は“０”であるので、エクスクルーシ
ブオアゲートEOR1は“１”を出力し、これは記
憶制御装置MMC0のアンドゲートAG6およびオ
アゲートOG2を経て主記憶装置MM0のイネーブ
ル端子Ｅに入力し、これを動作可能とする。ま
た、フリツプフロツプMF1は“０”にセツトさ
れているのでエクスクルーシブオアゲートEOR2
は“０”を出力し、これは記憶制御装置MMC1
のアンドゲートAG6およびオアゲートOG2を経て
記憶装置MM1のイネーブル端子Ｅに達するが、
このイネーブル端子Ｅへの入力は“０”であるの
で、記憶装置MM1はイネーブルされず動作しな
い。
なお、予備制御装置CC1に属するエクスクルー
シブオアゲートEOR1，EOR2の出力は記憶制御
装置MMC0，MMC2の双方において、それぞれ
非導通のアンドゲートAG5において阻止され主記
憶装置MM0MM1に対しては無作用である。
シブオアゲートEOR1，EOR2の出力は記憶制御
装置MMC0，MMC2の双方において、それぞれ
非導通のアンドゲートAG5において阻止され主記
憶装置MM0MM1に対しては無作用である。
現用制御装置CC0の端子Ｄから送られるアドレ
ス情報（最上位桁の“０”を欠く共通アドレス）
は、バスＢのバス線B0を経て、記憶制御装置
MMC0およびMMC1のそれぞれのアンドゲート
AG4およびオアゲートOG1を通過してそれぞれ主
記憶装置MM0およびMM2の端子Ａ−Ｗに達する
が、主記憶装置MM1は上記の通り動作不能状態
にあるので無作用であり、主記憶装置MM0はこ
の送られてきたアドレス情報を受領し、これによ
り、このアドレス情報によりアクセスされる。
ス情報（最上位桁の“０”を欠く共通アドレス）
は、バスＢのバス線B0を経て、記憶制御装置
MMC0およびMMC1のそれぞれのアンドゲート
AG4およびオアゲートOG1を通過してそれぞれ主
記憶装置MM0およびMM2の端子Ａ−Ｗに達する
が、主記憶装置MM1は上記の通り動作不能状態
にあるので無作用であり、主記憶装置MM0はこ
の送られてきたアドレス情報を受領し、これによ
り、このアドレス情報によりアクセスされる。
アドレス8FFFF〜FFFFFの何れか一つに制御
装置CC0からアクセスする場合は、前述の場合と
同様に制御装置CC0の端子AMから上記アドレス
の２進表示における最上位桁の情報すなわち
“１”が主記憶装置の識別情報として送出され、
同じく端子Ｄから残りの桁の情報（共通のアドレ
ス）が送られる。
装置CC0からアクセスする場合は、前述の場合と
同様に制御装置CC0の端子AMから上記アドレス
の２進表示における最上位桁の情報すなわち
“１”が主記憶装置の識別情報として送出され、
同じく端子Ｄから残りの桁の情報（共通のアドレ
ス）が送られる。
制御装置CC0について見れば、そのフリツプフ
ロツプMF1が“０”にセツトされ、また端子AM
の出力は“１”であるので、エクスクルーシブオ
アゲートEOR2は“１”を出力し、これは記憶制
御装置MMC1のアンドゲートAG6およびオアゲ
ートOG2を経て主記憶装置MM1のイネーブル端
子Ｅに入力し、これを動作可能とする。また、フ
リツプフロツプMF0は“１”にセツトされてい
るのでエクスクルーシブオアゲートEOR1は
“０”を出力し、これは主記憶制御装置MMC0の
アンドゲートAG6およびオアゲートOG2を経て記
憶装置MM0のイネーブル端子Ｅに達するが、こ
のイネーブル端子Ｅへの入力は“０”であるので
記憶装置MM0はイネーブルされず動作しない。
ロツプMF1が“０”にセツトされ、また端子AM
の出力は“１”であるので、エクスクルーシブオ
アゲートEOR2は“１”を出力し、これは記憶制
御装置MMC1のアンドゲートAG6およびオアゲ
ートOG2を経て主記憶装置MM1のイネーブル端
子Ｅに入力し、これを動作可能とする。また、フ
リツプフロツプMF0は“１”にセツトされてい
るのでエクスクルーシブオアゲートEOR1は
“０”を出力し、これは主記憶制御装置MMC0の
アンドゲートAG6およびオアゲートOG2を経て記
憶装置MM0のイネーブル端子Ｅに達するが、こ
のイネーブル端子Ｅへの入力は“０”であるので
記憶装置MM0はイネーブルされず動作しない。
現用制御装置CC0の端子Ｄから送られるアドレ
ス情報（最上位桁の“１”を欠く共通アドレス）
は、バスＢのバス線B0を経て、記憶制御装置
MMC0およびMMC1のそれぞれのアンドゲート
AG4およびオアゲートOG1を通過しそれぞれ記憶
装置MM0およびMM1の端子Ａ−Ｗに達するが、
記憶装置MM0は上記の通り動作不能状態にある
ので無作用であり、記憶装置MM1はこの送られ
てきたアドレス情報を受領し、これによりこのア
ドレス情報によりアクセスされる。
ス情報（最上位桁の“１”を欠く共通アドレス）
は、バスＢのバス線B0を経て、記憶制御装置
MMC0およびMMC1のそれぞれのアンドゲート
AG4およびオアゲートOG1を通過しそれぞれ記憶
装置MM0およびMM1の端子Ａ−Ｗに達するが、
記憶装置MM0は上記の通り動作不能状態にある
ので無作用であり、記憶装置MM1はこの送られ
てきたアドレス情報を受領し、これによりこのア
ドレス情報によりアクセスされる。
上記のようにして、記憶装置MM0およびMM1
をそれぞれ独立に使用することにより、00000〜
7FFFFのアドレスをその倍の00000〜FFFFFに
拡張して使用することが可能となる。
をそれぞれ独立に使用することにより、00000〜
7FFFFのアドレスをその倍の00000〜FFFFFに
拡張して使用することが可能となる。
なお、記憶制御装置MMC0およびMMC1のフ
リツプフロツプABS，WBS０，WBS１を例えば
それぞれ“１”“０”“０”および“１”“０”
“１”にセツトすることにより、制御装置CC1を
現用としてCC0に代つて使用することができ、こ
の際制御装置CC1のアドレス拡張指示フリツプフ
ロツプMF0，MF1の状態により、記憶装置MM0，
MM1を２重化して使用しあるいは独立に使用し
てアドレス拡張を行なうことが可能である。
リツプフロツプABS，WBS０，WBS１を例えば
それぞれ“１”“０”“０”および“１”“０”
“１”にセツトすることにより、制御装置CC1を
現用としてCC0に代つて使用することができ、こ
の際制御装置CC1のアドレス拡張指示フリツプフ
ロツプMF0，MF1の状態により、記憶装置MM0，
MM1を２重化して使用しあるいは独立に使用し
てアドレス拡張を行なうことが可能である。
本発明は上記実施例に限定されるものではな
く、その技術的範囲で種々の変形が可能である。
く、その技術的範囲で種々の変形が可能である。
本発明は上記のように構成されているので、現
用および予備の主記憶装置を２重化系として両者
を共通アドレスで同時に同一内容の書込みを行な
うよう動作させることが可能であるとともに、必
要な場合には各主記憶装置を独立させ、それぞれ
異るアドレスを与えて動作させるようにして制御
装置から与え得るアドレスを拡張することを可能
とすることができる効果がある。これにより、主
記憶装置の診断を迅速に行うことが可能になり、
また高信頼度を必要としない大容量のデータの転
送の場合等、主記憶装置の記憶容量を大きくした
いとき有利となる利点を有する。
用および予備の主記憶装置を２重化系として両者
を共通アドレスで同時に同一内容の書込みを行な
うよう動作させることが可能であるとともに、必
要な場合には各主記憶装置を独立させ、それぞれ
異るアドレスを与えて動作させるようにして制御
装置から与え得るアドレスを拡張することを可能
とすることができる効果がある。これにより、主
記憶装置の診断を迅速に行うことが可能になり、
また高信頼度を必要としない大容量のデータの転
送の場合等、主記憶装置の記憶容量を大きくした
いとき有利となる利点を有する。
第１図は従来の２重化された主記憶装置を有す
るシステムの構成の一例を示す図、第２図は本発
明の一実施例の概要を示す図、第３図は本発明の
一実施例の詳細な接続構成を示す図である。 MM0，MM1……主記憶装置、CC0，CC1……
制御装置、Ｂ……バス、MMC0，MMC1……記
憶制御装置、AG1〜AG6……アンドゲート、
OG1，OG2……オアゲート、EOR1，EOR2……エ
クスクルーシブオアゲート、ABS，WBS0，
WBS1……フリツプフロツプ、MF0，MF1……ア
ドレス拡張指示フリツプフロツプ。
るシステムの構成の一例を示す図、第２図は本発
明の一実施例の概要を示す図、第３図は本発明の
一実施例の詳細な接続構成を示す図である。 MM0，MM1……主記憶装置、CC0，CC1……
制御装置、Ｂ……バス、MMC0，MMC1……記
憶制御装置、AG1〜AG6……アンドゲート、
OG1，OG2……オアゲート、EOR1，EOR2……エ
クスクルーシブオアゲート、ABS，WBS0，
WBS1……フリツプフロツプ、MF0，MF1……ア
ドレス拡張指示フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 制御装置と主記憶装置が二重化され、前記制
御装置各々が前記主記憶装置のいずれに対しても
書込み読出し可能とし、一方の前記制御装置と一
方の前記主記憶装置とで現用系あるいは予備系
を、他方の前記制御装置と他方の前記主記憶装置
とで予備系あるいは現用系を構成し、前記現用系
および予備系用の主記憶装置のアドレスを共通に
して前記制御装置からの書込み時に両前記主記憶
装置に同一内容を書込み常に両主記憶装置が同一
内容をもち二重化動作可能なデータ処理システム
において、 前記制御装置に、前記二重化された記憶装置を
二重化動作させるアドレス拡張動作させるかの指
示情報を保持するフリツプフロツプと、該フリツ
プフロツプの出力と前記記憶装置へのアドレス情
報の一部を用いて前記二重化された記憶装置の
各々の記憶装置にイネーブル信号を与えるゲート
回路とを設け、 前記制御装置は、前記フリツプフロツプに前記
指示情報を送出し、続いてアドレス情報を送出す
ることにより、二重化動作時には前記二重化され
た記憶装置の両方の記憶装置に、アドレス拡張動
作時には前記アドレス情報の一部によつて指定さ
れる側の記憶装置にのみ前記イネーブル信号を与
えるように構成し、 アドレス拡張動作時には、前記制御装置の一方
の系より、前記主記憶装置の両方を異なるアドレ
ス領域として、アドレス情報を送出することによ
り、他系の主記憶装置を拡張された記憶領域とし
て書込み、読出し可能とすることを特徴とするメ
モリアドレス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177648A JPS57101958A (en) | 1980-12-16 | 1980-12-16 | Memory address extension system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177648A JPS57101958A (en) | 1980-12-16 | 1980-12-16 | Memory address extension system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101958A JPS57101958A (en) | 1982-06-24 |
| JPH0122653B2 true JPH0122653B2 (ja) | 1989-04-27 |
Family
ID=16034660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55177648A Granted JPS57101958A (en) | 1980-12-16 | 1980-12-16 | Memory address extension system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57101958A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243548A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | デ−タ記憶装置 |
| JPS62128094A (ja) * | 1985-11-28 | 1987-06-10 | Nec Ic Microcomput Syst Ltd | マイクロコンピユ−タ |
| JP2886856B2 (ja) * | 1986-04-09 | 1999-04-26 | 株式会社日立製作所 | 二重化バス接続方式 |
| JPS643769A (en) * | 1987-06-26 | 1989-01-09 | Nippon Telegraph & Telephone | Memory access system |
| JP2638139B2 (ja) * | 1988-10-14 | 1997-08-06 | 三菱マテリアル株式会社 | 粉末成形における均一充填装置 |
| JPH02199562A (ja) * | 1989-01-30 | 1990-08-07 | Oki Electric Ind Co Ltd | 二重化メモリコピー方式 |
| JP5321782B2 (ja) * | 2008-01-22 | 2013-10-23 | 日本電気株式会社 | 二重化システム及びメモリコピー方法 |
-
1980
- 1980-12-16 JP JP55177648A patent/JPS57101958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101958A (en) | 1982-06-24 |
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