JPH0625987B2 - 複合計算機システム - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数の計算機により共有される２重化構成
の共有メモリ装置を備えた複合計算機システムに関す
る。

［発明の技術的背景］ 複合計算機システムを構築する手段として、主記憶の共
有化が知られている。この共有化のために、複数の計算
機が自分の主記憶と同様にアクセスできるように設けら
れた装置が共有メモリ装置である。

第２図は共有メモリ装置10を複数の計算機20-1〜20-nが
共有する複合計算機システムを示す。共有メモリ装置10
は、高信頼性化のために、図示の如く２重化されている
のが一般的であり、２つのメモリユニット10a,10bから
成る。メモリユニット10a,10bは、主として、メモリ11
a,11b、同メモリ11a,11bを制御する共有メモリコントロ
ーラ12a,12b、共有メモリバス13a,13b、計算機20-1〜20
-nを共有メモリバス13a,13b（を介してメモリ11a,11b）
と接続するための共有メモリポート14a-1〜14a-n,14b-1
〜14b-n、およびメモリユニット10a,10b操作のためのコ
ンソールパネル15a,15bとから構成される。共有メモリ
コントローラ12a,12bには２重化制御回路16a,16bが設け
られている。２重化制御回路16a,16bは、２重化制御を
行なうために２重化制御バス17で相互接続されている。
２重化制御回路16a,16bは、２重化制御バス17を介して
２重化の同期制御およびメモリ11a,11bの内容を一致さ
せるためのコピー制御を行なう。

［背景技術の問題点］ 第２図に示す２重化構成の共有メモリ装置10の各メモリ
ユニット10a,10bでは、オンライン状態，オフライン状
態の制御は、エラー発生時の切離し（オフライン）、ま
たはオペレータによるコンソールパネル15a,15b操作に
より行なわれるのが一般的であった。このため、片系単
位の診断を実施する場合も必ずコンソールパネル15a
（または15b）の操作を必要とし、煩雑であった。ま
た、一過性エラーが発生した場合等には、イニシャライ
ズによる復帰（再立上げ）が可能であるが、計算機20-1
〜20-nからの制御が不可能なため、オペレータの介在に
よってコンソールパネル15a（または15b）からのイニシ
ャライズで復帰させなければならなかった。

そこで、コンソールパネル操作に代えて、計算機20-1〜
20-nより共有メモリ装置10のメモリユニット10a,10bを
独立に且つ直接制御することが考えられる。しかし、こ
れを実現するためには、計算機20-1〜20-n内の共有メモ
リインタフェース24-1〜24-nと共有メモリコントローラ
12a,12bとの間に運転制御用の専用の制御信号線がそれ
ぞれ必要となる。このため、共有メモリ装置10では、ア
ドレス信号線、データ情報信号線、制御情報信号線と信
号線が多いことから、実装上の問題が生じ、実現が困難
であった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的
は、２重化共有メモリ装置に対する計算機からの運転制
御が専用の制御信号線を用意することなく行なえる複合
計算機システムを提供することにある。

［発明の概要］ この発明によれば、複数の計算機により共有される２重
化共有メモリ装置を備えた複合計算機システムが提供さ
れる。上記２重化共有メモリ装置は、独立した２組のメ
モリユニットから成る。各メモリユニットはマイクロプ
ロセッサを内蔵した共有メモリコントローラを有する。
両コントローラは、従来のように２重化制御回路を持た
ず互いに独立している。即ち、この発明では、共有メモ
リコントローラ自身には２重化制御機能を持たせていな
い。そして、共有メモリコントローラ自身に２重化制御
機能を持たせない代わりに、上記の各計算機の共有メモ
リインタフェースに、上記２組のメモリユニットの各共
有メモリコントローラを制御して２重化制御を行なう２
重化制御回路を設けるようにしている。これにより、メ
モリユニット単位でのアクセスを可能としている。

さて、各共有メモリコントローラは、上記したようにマ
イクロプロセッサを内蔵している。このマイクロプロセ
ッサは共有メモリインタフェースを介して各計算機のＣ
ＰＵと交信できる。そこで各計算機内のＣＰＵは、共有
メモリインタフェースを介して上記２組のメモリユニッ
ト内の各共有メモリコントローラの上記マイクロプロセ
ッサと交信することにより、同共有メモリコントローラ
を介して該当メモリユニットの運転を制御するように構
成されている。

［発明の実施例］ 第１図（ａ）はこの発明の一実施例に係る複合計算機シ
ステムの構成を示す。第１図（ａ）のシステムは、２重
化共有メモリ装置30と、同共有メモリ装置30を共有する
複数の計算機40-1〜40-nとにより構成される。

共有メモリ装置30は、２つのメモリユニット30a,30bか
ら成る。メモリユニット30a,30bは、主として、メモリ3
1a,31b、共有メモリコントローラ32a,32b、当該共有メ
モリコントローラ32a,32bを介してメモリ31a,31bを接続
する共有メモリバス33a,33b、および計算機40-1〜40-n
を共有メモリバス33a,33b（を介してメモリ31a,31b）と
接続するための共有メモリポート34a-1〜34a-n,34b-1〜
34b-nから構成される。

計算機40-1〜40-nは、主として、ＣＰＵ41-1〜41-n、同
ＣＰＵ41-1〜41-nのローカルメモリである主記憶42-1〜
42-n、システムバス43-1〜43-n、および同システムバス
43-1〜43-n（に接続されているＣＰＵ41-1〜41-n）と共
有メモリ装置30の共有メモリポート34a-1,34b-1〜34a-
n,34b-nとをインタフェースライン50a-1,50b-1〜50a-n,
50b-nを介して接続する共有メモリインタフェース44-1
〜44-nから構成される。

第１図（ｂ）は第１図（ａ）の共有メモリコントローラ
32aの構成を示す。共有メモリコントローラ32aは、メモ
リ31aを制御するメモリコントローラ61、および共有メ
モリバス33aを制御する共有メモリバスコントローラ62
を有している。更に共有メモリコントローラ32aは、同
コントローラ32aに要求される各種サービスを行なうマ
イクロプロセッサ63、および同マイクロプロセッサ63を
共有メモリバス33aに接続することにより共有メモリバ
スコントローラ62の制御を可能とするマイコンインタフ
ェース64を有している。マイクロプロセッサ63は、共有
メモリバス33a、共有メモリポート34a-1〜34a-n、およ
び計算機40-1〜40-nの共有メモリインタフェース44-1〜
44-nを介して同計算機40-1〜40-nと交信を行なうように
なっている。なお、共有メモリコントローラ32bの構成
も第１図（ｂ）の共有メモリコントローラ32aの構成と
基本的に同一である。したがって、共有メモリコントロ
ーラ32bの構成については、必要があれば、上記の説明
および第１図（ｂ）においてａをｂに置換えられたい。

第１図（ｃ）は第１図（ａ）の共有メモリインタフェー
ス44-1の構成を示す。共有メモリインタフェース44-1
は、共有メモリ装置30の共有メモリポート34a-1,34b-1
に対応する２重化用のポートインタフェース71a,71b、
およびシステムバス43-1に対応するシステムバスインタ
フェース72を有している。ポートインタフェース71a,71
bおよびシステムバスインタフェース72は、内部バス73
により相互接続されている。この内部バス73には、２重
化制御を行なう２重化制御回路74が接続されている。共
有メモリインタフェース44-1は、更に、２重化制御回路
74を制御するマイクロプロセッサ75、および同マイクロ
プロセッサ75を内部バス73に接続することにより２重化
制御回路74の制御を可能とするマイコンインタフェース
76を有している。なお、共有メモリインタフェース44-n
の構成も第１図（ｃ）の共有メモリインタフェース44-1
の構成と基本的に同一である。したがって、共有メモリ
インタフェース44-nの構成については、必要があれば、
上記の説明および第１図（ｃ）において-1を-nに置換え
られたい。

以上の説明から明らかなように、この実施例では、メモ
リユニット30a,30b内にコンソールパネルが設けられて
いないこと、更には共有メモリコントローラ32a,32b間
を結ぶ２重化制御バスが設けられていないことに注意さ
れたい。また共有メモリコントローラ32a,32bには、第
２図に示す共有メモリコントローラ12a,12bが有する２
重化制御回路16a,16bに相当する回路が設けられていな
い。そして、第１図（ｃ）に示す共有メモリインタフェ
ース44-1で代表されるように、各共有メモリインタフェ
ース44-1〜44-n内に２重化制御回路74がそれぞれ設けら
れていることに注意されたい。

次にこの発明の一実施例の動作を説明する。

２重化制御 共有メモリ装置30の２重化制御は、計算機40-1〜40-nの
共有メモリインタフェース44-1〜44-nのうちの選択され
た（共有メモリインタフェース内の）２重化制御回路74
により制御される。今、共有メモリインタフェース44-1
内の２重化制御回路74が２重化制御を行なうものとす
る。この場合、２重化制御回路74の動作停止、起動およ
び制御は、ＣＰＵ41-1からの指令によりシステム図は43
-1およびシステムバスインタフェース72を介して行なわ
れる。

さて２重化制御回路74は、２重化された共有メモリ装置
30（のメモリユニット30a,30b）を個別に制御するよう
になっている。そこで２重化制御回路74は、内部バス7
3、ポートインタフェース71a,71b、インタフェース50a-
1,50b-1、共有メモリポート34a-1,34b-1および共有メモ
リバス33a,33bを介して任意の共有メモリコントローラ3
2a,32bに情報を送出する。共有メモリコントローラ32a,
32bは、２重化制御回路74からの２重化制御に対して、
計算機40-1の共有メモリインタフェース44-1へ制御結果
情報を送出する。この場合、２重化が同期化制御されて
いると、共有メモリコントローラ32a,32bは、他方の共
有メモリコントローラに通知して共有メモリバス33a,33
bのサイクルを取る必要がある。このためにはコントロ
ーラ32a,32b間に特別の制御信号機を設けなければなら
ない。そこで、この実施例では、以下に述べるように２
重化共有メモリ装置30を非同期化している。

まず、この実施例では、共有メモリ装置30の非同期化の
ために、同共有メモリ装置30へのアクセスにおいては、
２重書込み１重読出し制御を適用している。共有メモリ
装置30内のメモリ31a,32bに対するアクセスにおいて
は、書込みおよび読出しの両方が行なわれるメモリをマ
スター、書込みだけが行なわれるメモリをスレーブと呼
ぶ。このように定義した場合、マスター側アクセス頻度
（Ｍ）およびスレーブ側アクセス頻度（Ｓ）は、次のよ
うになる。

マスター側アクセス頻度（Ｍ）＝Ｗ＋Ｒ スレーブ側アクセス頻度（Ｓ）＝Ｗ 但しＷ；書込み頻度 Ｒ；読出し頻度 したがって、 （Ｍ）７≧（Ｓ） となる。このように、この実施例では、２重化制御回路
74の制御により２重書込み１重読出し方式を適用して２
重化アクセス頻度を（Ｍ）≧（Ｓ）に保つことによっ
て、２重化制御を非同期化してもスレーブがマスターに
追従することができるようにしている。但し、割込み制
御の関係で一時的に（Ｍ）≦（Ｓ）の状態が発生するこ
とが考えられる。そこで２重化制御回路74は、ポートイ
ンタフェース71a,71bが内蔵する図示せぬ入出力バッフ
ァのうち、スレーブ側のバッファ状態を監視することに
より、マスター側ポートのアクセスを抑止する制御を行
なう。

上記したように、この実施例では、２重化制御を非同期
化することにより、片系単位に任意のアクセスを行なう
ことができる。なお、２重化制御回路74の制御は、ＣＰ
Ｕ41-1からの指令だけでなく、共有メモリコントローラ
32a,32bからのポートインタフェース71a,71b経由での指
令によっても行なわれる。この指令としては、例えば共
有メモリコントローラ32aで異常が検出された場合に、
同コントローラ32aのマイクロプロセッサ63から発せら
れるオフライン要求等がある。

計算機からの運転制御 −１メモリユニットの接続，切離し 共有メモリ装置30の保守時、または共有メモリ装置30の
障害発生時には、共有メモリ装置30内のメモリユニット
30a,30bのうちの該当ユニットを切離す操作、更には強
制接続等の操作が必要となる。このような場合、計算機
40-1を例にとると、計算機40-1内のＣＰＵ41-1から共有
メモリインタフェース44-1に必要な指令がシステムバス
43-1経由で発生せられる。この指令は共有メモリインタ
フェース44-1のシステムバスインタフェース72、内部バ
ス73およびマイコンインタフェース76経由でマイクロプ
ロセッサ75に伝えられる。マイクロプロセッサ75は、Ｃ
ＰＵ41-1からの指令がオフライン要求またはオンライン
要求の場合、共有メモリ装置30の指定ユニット、例えば
メモリユニット30aの共有メモリコントローラ32aに、ポ
ートインタフェース71a、インタフェースライン50a-1、
共有メモリがポート34a-1および共有メモリバス33a経由
で、その旨の制御情報を送出する。共有メモリコントロ
ーラ32aに送出された制御情報は、同コントローラ32a内
のインタフェース64経由でマイクロプロセッサ63に通知
される。これによりマイクロプロセッサ63は、共有メモ
リバスコントローラ62に対して共有メモリバス33a経由
で切離しまたは接続要求を伝える。共有メモリバスコン
トローラ62は、マイクロプロセッサ63からの要求によ
り、対応する処理を行なう。これにより、切離し要求で
あればメモリユニット30aの切離し（ここではメモリ31a
へのアクセス禁止状態）が行なわれ、次に示す強制接続
を経ることによりメモリユニット30a（のメモリ31a）に
対する自己診断が可能となる。また、接続要求（この要
求は自己診断の結果メモリユニット30aが正常と判断さ
れた場合等に発せられる）であればメモリユニット30a
の接続（ここではメモリ31aのアクセス禁止状態からの
解放）が行なわれる。

さて、上記のオフライン要求により例えばメモリユニッ
ト30aを切離し（オフライン）状態に設定すると、ＣＰ
Ｕ41-1はメモリユニット30a（のメモリ31a）を自己診断
するために、共有メモリインタフェース44-1に対して該
当ユニット30aの強制接続を要求する。この要求は、共
有メモリインタフェース44-1のマイクロプロセッサ75に
より該当ユニット30aの共有メモリコントローラ32aに伝
えられる。これにより共有メモリコントローラ32aは、
メモリユニット30aを共有メモリインタフェース44-1に
のみ強制接続する。この結果ＣＰＵ41-1は、オフライン
状態にあるメモリユニット30aをアクセスできるように
なり、同ユニット30aの自己診断が可能となる。

上記したように、この実施例では、従来はオペレータに
よるコンソールパネル操作によって行なう必要があった
任意のメモリユニットの接続，切離しが、計算機40-1〜
40-nから共有メモリ装置30の目的ユニット内の共有メモ
リコントローラに要求を通知することにより行なえる。
即ち共有メモリ装置30の運転制御が、プログラムに従っ
て計算機40-1〜40-nから行なえる。したがってメモリユ
ニットの切離し、この切離し状態における強制接続、こ
の強制接続状態における自己診断、そして、この自己診
断結果に応じた接続（オンライン状態への復帰）が、プ
ログラムに従う計算機40-1〜40-nからの指令により自動
的に行なえる。

−２メモリユニットの初期化 外乱などに起因する一過性エラーによる障害発生時、例
えば計算機40-1のＣＰＵ41-1は、前記したオンライン要
求，オフライン要求の場合と同様にして、共有メモリイ
ンタフェース44-1（のマイクロプロセッサ75）に共有メ
モリ装置30の該当ユニット、例えばメモリユニット30a
の初期化（イニシャライズ）要求を発する。共有メモリ
インタフェース44-1（のマイクロプロセッサ75）は、Ｃ
ＰＵ41-1からの初期化要求を共有メモリ装置30の該当ユ
ニット30a内の共有メモリコントローラ32aに伝える。こ
れにより共有メモリコントローラ32aのマイクロプロセ
ッサ63は初期化ルーチンを実行し、メモリユニット30a
（のメモリ31a）の初期化を行なう。共有メモリコント
ローラ32aは初期化を完了すると、計算機40-1の共有メ
モリインタフェース44-1に初期化完了を通知する。この
完了通知は、共有メモリインタフェース44-1からＣＰＵ
41-1に伝えられる。

［発明の効果］ 以上詳述したようにこの発明によれば、２重化共有メモ
リ装置に対する計算機からの運転制御が専用の制御信号
線を用意することなく行なえるので、メモリユニットの
切離しによる自己診断、この診断結果に基づく自動再立
上げ、一過性エラー発生時の初期化による再立上げ等が
実現できる。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例に係る複合計算機シ
ステムのブロック構成図、第１図（ｂ）は第１図（ａ）
に示す共有メモリコントローラ32aのブロック構成図、
第１図（ｃ）は第１図（ａ）に示す共有メモリインタフ
ェース44-1のブロック構成図、第２図は従来の複合計算
機システムのブロック図である。 30…共有メモリ装置、30a,30b…メモリユニット、31a,3
1b…メモリ、32,32b…共有メモリコントローラ、40-1〜
40-n…計算機、41-1〜41-n…ＣＰＵ、44-1〜44-n…共有
メモリインタフェース、63,75…マイクロプロセッサ、7
4…２重化制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 司田 浩二 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (72)発明者 竹本 秀治 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (72)発明者 大山 明彦 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (56)参考文献 特開 昭53−121429（ＪＰ，Ａ) 特開 昭57−17066（ＪＰ，Ａ) 特開 昭57−18094（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサ内蔵の共有メモリコン
   トローラを有する独立した２組のメモリユニットから成
   る２重化共有メモリ装置と、 この２重化共有メモリ装置を共有する複数の計算機であ
   って、上記２組のメモリユニットの各共有メモリコント
   ローラを制御して２重化制御を行なう２重化制御回路を
   内蔵し同計算機を上記２組のメモリユニットにそれぞれ
   接続するための共有メモリインタフェース、およびこの
   共有メモリインタフェースを介して上記２組のメモリユ
   ニット内の各共有メモリコントローラの上記マイクロプ
   ロセッサと交信し同共有メモリコントローラを介して該
   当メモリユニットの運転を制御するＣＰＵを有する複数
   の計算機と、 を具備することを特徴とする複合計算機システム。