JPS59139460A - 試験プログラム実行方式 - Google Patents
試験プログラム実行方式Info
- Publication number
- JPS59139460A JPS59139460A JP58013312A JP1331283A JPS59139460A JP S59139460 A JPS59139460 A JP S59139460A JP 58013312 A JP58013312 A JP 58013312A JP 1331283 A JP1331283 A JP 1331283A JP S59139460 A JPS59139460 A JP S59139460A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- address
- cpu
- bits
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の属する技術分野
本発明は、電子計算機システムにおけるオペレーティン
グシステム動作中の故障中央処理装置に対する試験プロ
グラム実行方式に関する。
グシステム動作中の故障中央処理装置に対する試験プロ
グラム実行方式に関する。
(2)従来技術
従来、複数の中央処理装置と主記憶装置とからなる計算
機システムにおいて、オペレーティングシステム動作中
に複数の中央処理装置のうちの1台が故障した場合には
、故障した中央処理装置に対し試験プログラムを実行さ
せる。この実行動作では故障した中央処理装置自身が動
作して該試験プログラムを主記憶装置に格納したり該試
験プログラムに制御を渡す必要があるため、該処理中に
誤動作して試験プルグラムの実行ができなくなる場合が
生ずる。また、中央処理装置とは別個の処理装置を備え
た計算様システムにおいては、故障フ0 中央処理装置に対する試験ボログラムの主記憶装置への
格納および試験プログラムの起動は別個の処理装置から
行うことができる。しかし、被試験対象装置が故障した
中央処理装置゛であるため、誤動作してオペレーティン
グシステムの動作空間にある主記憶装置の内容の一部を
壊わし、最悪の場合にはシステムダウンを発生させる。
機システムにおいて、オペレーティングシステム動作中
に複数の中央処理装置のうちの1台が故障した場合には
、故障した中央処理装置に対し試験プログラムを実行さ
せる。この実行動作では故障した中央処理装置自身が動
作して該試験プログラムを主記憶装置に格納したり該試
験プログラムに制御を渡す必要があるため、該処理中に
誤動作して試験プルグラムの実行ができなくなる場合が
生ずる。また、中央処理装置とは別個の処理装置を備え
た計算様システムにおいては、故障フ0 中央処理装置に対する試験ボログラムの主記憶装置への
格納および試験プログラムの起動は別個の処理装置から
行うことができる。しかし、被試験対象装置が故障した
中央処理装置゛であるため、誤動作してオペレーティン
グシステムの動作空間にある主記憶装置の内容の一部を
壊わし、最悪の場合にはシステムダウンを発生させる。
また中央処理装置とは別個の処理装置があり、かつ主記
憶保護回路を備えた計算機システムにお(・ては、試験
プログラム格納領域が固定でかつ大きさに制限があるた
め、主記憶装置の有効利用ができす、試験プログラムサ
イズの制限、および試験内容の制限が生ずるという欠点
がある。
憶保護回路を備えた計算機システムにお(・ては、試験
プログラム格納領域が固定でかつ大きさに制限があるた
め、主記憶装置の有効利用ができす、試験プログラムサ
イズの制限、および試験内容の制限が生ずるという欠点
がある。
(3)発明の詳細な説明
本発明の目的はオペレーティングシステム動作中でもオ
ペレーティングシステムに何ら影響な与えることなく任
意の時点にかつ短期間に故障中央処理装置の保守を可能
とする故障中央処理装置に対する試験プログラム実行方
式を提供するものである。
ペレーティングシステムに何ら影響な与えることなく任
意の時点にかつ短期間に故障中央処理装置の保守を可能
とする故障中央処理装置に対する試験プログラム実行方
式を提供するものである。
本発明の方式は、複数の中央処理装置と、これら中央処
理装置とは別個の処理装置と、主記憶装置と、前記複数
の中央処理装置内のアクセス可能な主記憶空間を保護す
る主記憶保護手段とを備えた情報処理システムの試験プ
ログラム実行方式にお(・て、 前記処理装置からの指示によりオペレーティング・シス
テムから前記処理装置に対し主記憶空間の一部を割当て
るよう要求する要求手段と、この要求手段の要求に応答
して前記オペレーティング・システムから前記処理装置
に対する主記憶空間の一部を割当てるための主記憶アド
レスを供給する供給手段と、 この供給手段により供給された主記憶アドレスを前記主
記憶保護手段に設定する設定手段と、この設定手段によ
り前記アドレスを設定したあと前記複数の中央処理装置
のうちの予め定めた1つに起動信号を供給する手段とを
含む。
理装置とは別個の処理装置と、主記憶装置と、前記複数
の中央処理装置内のアクセス可能な主記憶空間を保護す
る主記憶保護手段とを備えた情報処理システムの試験プ
ログラム実行方式にお(・て、 前記処理装置からの指示によりオペレーティング・シス
テムから前記処理装置に対し主記憶空間の一部を割当て
るよう要求する要求手段と、この要求手段の要求に応答
して前記オペレーティング・システムから前記処理装置
に対する主記憶空間の一部を割当てるための主記憶アド
レスを供給する供給手段と、 この供給手段により供給された主記憶アドレスを前記主
記憶保護手段に設定する設定手段と、この設定手段によ
り前記アドレスを設定したあと前記複数の中央処理装置
のうちの予め定めた1つに起動信号を供給する手段とを
含む。
(4)発明の実施例
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第1図を参照すると、本発明の一実施例は、中ヒ
央処理装置(以下CPU(Cent〆al Proce
ssorUnit)1および101と、各CPU1およ
び101にある主記憶保護回路2および102と、前記
CPU1および101とは別個の処理装置3と、主記憶
装置(以下MMdMa i n Memo r y )
4と、主記憶保護レジスタ書込/読出線50および1
50と、主記憶アドレス線51および151と、信号線
52および152とを含む。
ssorUnit)1および101と、各CPU1およ
び101にある主記憶保護回路2および102と、前記
CPU1および101とは別個の処理装置3と、主記憶
装置(以下MMdMa i n Memo r y )
4と、主記憶保護レジスタ書込/読出線50および1
50と、主記憶アドレス線51および151と、信号線
52および152とを含む。
第2図を参照すると、主記憶保護回路2,102は、主
記憶保護レジスター0と、アドレス比較回路11と、ア
ドレス比較結果と主記憶保護レジスタ10のピット位置
0にある主記憶保護モードピッ)16との論理和をとる
アンド回路12と、主記憶保腰レジスター0のパリティ
チェック回路13と、アドレス格納バッファ14と、主
記憶アドレスレジスター、5と、主記憶保護レジスタ書
込/読出561と、主記憶アドレス線71.72%J:
ひ73と、信号線60,62.63および64と、アド
レス線65,66.69および70と、データ線67お
よび68とを含む。
記憶保護レジスター0と、アドレス比較回路11と、ア
ドレス比較結果と主記憶保護レジスタ10のピット位置
0にある主記憶保護モードピッ)16との論理和をとる
アンド回路12と、主記憶保腰レジスター0のパリティ
チェック回路13と、アドレス格納バッファ14と、主
記憶アドレスレジスター、5と、主記憶保護レジスタ書
込/読出561と、主記憶アドレス線71.72%J:
ひ73と、信号線60,62.63および64と、アド
レス線65,66.69および70と、データ線67お
よび68とを含む。
本発明にお(・て、オペレーティングシステム(以下O
8(Operating System)動作中の故障
CPUに対する試験プログラム(以下TP(TestP
rogram)の実行は、処理装置3がO8からMM4
の一部の割当てを受け、TPを割当てを受けたMM4の
一部に格納し、故障CPUに起動をかけることにより行
なわれる。この実行において、MM4の内容は主記憶保
護レジスタ10を含む主記憶保護回路および101によ
り保護されている。
8(Operating System)動作中の故障
CPUに対する試験プログラム(以下TP(TestP
rogram)の実行は、処理装置3がO8からMM4
の一部の割当てを受け、TPを割当てを受けたMM4の
一部に格納し、故障CPUに起動をかけることにより行
なわれる。この実行において、MM4の内容は主記憶保
護レジスタ10を含む主記憶保護回路および101によ
り保護されている。
以下に、CPU1−が故障した場合の実施例の動作を、
第1図、第2図を参照しながら詳細に説明する。
第1図、第2図を参照しながら詳細に説明する。
OS動作中、CPUIが故障した場合、CPU1に対し
TPを実行させるには以下の方法により行なわれる。操
作員は処理装置3に対し、CPU1に対するTPの実行
要求コマンドを入力する。
TPを実行させるには以下の方法により行なわれる。操
作員は処理装置3に対し、CPU1に対するTPの実行
要求コマンドを入力する。
処理装置3はコマンド解析後、被試験装置であるCPU
Iと補助装置であるMM4の一部との使用をO8に対し
要求する。08はO8の持つMM管理テーブルより使用
状況を調べ、要求のMM領領域処理装置3に渡せるかど
うかチェックする。該MM領領域渡せる場合には使用可
の、その他の場合には使用不可の通知をO8は処理装置
3に対し行う。O8からの通知が使用不可の場合には、
処理装置3は前記MM領領域は異なるMMの割当てを再
度O8に要求する。
Iと補助装置であるMM4の一部との使用をO8に対し
要求する。08はO8の持つMM管理テーブルより使用
状況を調べ、要求のMM領領域処理装置3に渡せるかど
うかチェックする。該MM領領域渡せる場合には使用可
の、その他の場合には使用不可の通知をO8は処理装置
3に対し行う。O8からの通知が使用不可の場合には、
処理装置3は前記MM領領域は異なるMMの割当てを再
度O8に要求する。
上記手順がTPで使用可能なMM領領域見つかるか、全
MM領域のチェックが終了するまで行われる。使用可能
なMM領領域見つからない場合にはエラーメツセージが
出力されてTPの実行が拒否される。TP格納用のMM
領領域確保できると、処理装置3はTPをデータ信号線
53を介してMM4に格納し、被試験装置であるCPU
Iを信号線52を介して初期状態に設定する。次HCP
Ul内の主記憶保護レジスタ10の正常性を信号線61
を介しての書込後読出試験で確yする。その後、ビット
Oにある主記憶保睡モードビット16を1111に設定
して主記憶保護モードにし、08から割当てられたMM
のアドレスを主記憶保護レジスタ10に設定する。主記
憶保護レジスタ10には1ビツトのパリティビット17
があり、パリティチェ。
MM領域のチェックが終了するまで行われる。使用可能
なMM領領域見つからない場合にはエラーメツセージが
出力されてTPの実行が拒否される。TP格納用のMM
領領域確保できると、処理装置3はTPをデータ信号線
53を介してMM4に格納し、被試験装置であるCPU
Iを信号線52を介して初期状態に設定する。次HCP
Ul内の主記憶保護レジスタ10の正常性を信号線61
を介しての書込後読出試験で確yする。その後、ビット
Oにある主記憶保睡モードビット16を1111に設定
して主記憶保護モードにし、08から割当てられたMM
のアドレスを主記憶保護レジスタ10に設定する。主記
憶保護レジスタ10には1ビツトのパリティビット17
があり、パリティチェ。
り回路13でハリティ以外の全ピットから生成されるパ
リティと比較することにより設定後の正常性を保証して
(・る。処理装置3は、上記処理が終了すると被試験対
象のCPU1に起動をかけTPの実行を開始させる。
リティと比較することにより設定後の正常性を保証して
(・る。処理装置3は、上記処理が終了すると被試験対
象のCPU1に起動をかけTPの実行を開始させる。
次にTP実行時のMM4にあるO8動作空間の内容の保
護について説明する。ここでは、TPが格納されるMM
領領域64に語の連続した領域であるとして説明する。
護について説明する。ここでは、TPが格納されるMM
領領域64に語の連続した領域であるとして説明する。
CPU1のMM4アクセス時、アクセス領域の絶縁アド
レス指定ビットの28ビツトがアドレス線73を介して
CPUIの実行部より記憶アドレス部分ス゛り15に送
られてくる。
レス指定ビットの28ビツトがアドレス線73を介して
CPUIの実行部より記憶アドレス部分ス゛り15に送
られてくる。
該指定ビットの内下位18ビット(0〜64 kw−4
アドレス空間を表示)はそのまま信号線72を介してM
M4に送られるが上位10ビツトは信号線70を介して
アドレス格納バッファ14の上位領域に格納される。主
記憶保護レジスタ10にある主記憶保護モードビット1
6がTP実行時のように1111+に設定されている場
合には、アドレス格納バッファ14からアドレス#!7
1への出力は、通常動作時の主記憶アドレスレジスタ1
5の上位10ビツトではなく、アドレス線66を介して
アドレス格納バッファ14の下位に格納されて(・る主
記憶保訛レジスタ10内6のアドレス表示ビットが代わ
りに送られるよう信号線63により制御して(・る。
アドレス空間を表示)はそのまま信号線72を介してM
M4に送られるが上位10ビツトは信号線70を介して
アドレス格納バッファ14の上位領域に格納される。主
記憶保護レジスタ10にある主記憶保護モードビット1
6がTP実行時のように1111+に設定されている場
合には、アドレス格納バッファ14からアドレス#!7
1への出力は、通常動作時の主記憶アドレスレジスタ1
5の上位10ビツトではなく、アドレス線66を介して
アドレス格納バッファ14の下位に格納されて(・る主
記憶保訛レジスタ10内6のアドレス表示ビットが代わ
りに送られるよう信号線63により制御して(・る。
このため、CPUIからの絶対アドレスがO8から割当
てられた主記憶以外のアドレスを指していても、信号線
63により強制的に主記憶保護レジスフ10に設定され
て(・るアドレス値を出力し、常にO8割当て主記憶空
間に収まるようになっている。なお、CPUIからの絶
対アドレスの正常性チェックはアドレス比較回路11に
より、アドレス線69を介して送られた主記憶アドレス
レジスタ15の上位のビットとアドレス線65から送ら
れた主記憶保護レジスタlOのアドレス部分とが比較さ
れ、比較結果がアンド回路12で主記憶保簑モードビッ
ト16と論理積がとれる。主記憶係護モード時比較エラ
ーが発生すると信号線60にて処理袋M3にエラー割込
が行われるとともにCPUIの実行が停止される。。
てられた主記憶以外のアドレスを指していても、信号線
63により強制的に主記憶保護レジスフ10に設定され
て(・るアドレス値を出力し、常にO8割当て主記憶空
間に収まるようになっている。なお、CPUIからの絶
対アドレスの正常性チェックはアドレス比較回路11に
より、アドレス線69を介して送られた主記憶アドレス
レジスタ15の上位のビットとアドレス線65から送ら
れた主記憶保護レジスタlOのアドレス部分とが比較さ
れ、比較結果がアンド回路12で主記憶保簑モードビッ
ト16と論理積がとれる。主記憶係護モード時比較エラ
ーが発生すると信号線60にて処理袋M3にエラー割込
が行われるとともにCPUIの実行が停止される。。
以上説明した方法で、O8動作中でも故障CPUに対し
TPを実行できるため、任意の時点で短期間に保守が可
能である。
TPを実行できるため、任意の時点で短期間に保守が可
能である。
(5) 発明の効果
本発明には、O8動作中の故障中央処理装置に対する試
験プログラムを中央処理装置とは別個の処理装置により
O8から割当てを受けた主記憶に格納後中央処理装置に
起動をかけ、試験プログラムを実行し、主記憶併設を処
理装置が値を設定した主記憶保睡レジスタで行うことに
より、O8動作中でもO8に何ら影響を与えることなく
故障中央処理装置を任意の時点に、かつ短時間に保守で
きると(・う効果がある。
験プログラムを中央処理装置とは別個の処理装置により
O8から割当てを受けた主記憶に格納後中央処理装置に
起動をかけ、試験プログラムを実行し、主記憶併設を処
理装置が値を設定した主記憶保睡レジスタで行うことに
より、O8動作中でもO8に何ら影響を与えることなく
故障中央処理装置を任意の時点に、かつ短時間に保守で
きると(・う効果がある。
第1図および第2図は本発明の一実施例を示す図である
。 図において、1,101・・・・・・中央処理装置、2
゜102・・・・・・主記憶保饅レジスタ、3・・・・
・・処理装置、4・・・・・・主記憶装置、10・・・
・・・主記憶係挿レジスタ、11・・・・・・アドレス
比較回路、12・・・・・・アンド回路、13・・・・
・・パリティチェック回路、】4・・・・・・アドレス
格納バッファ、15・・・・・・主記憶アドレスレジス
タ、16・・・・・・主記憶保護モードピット、17・
・・・・・バI) fイビット、50,150.61・
・・・・・主記憶保護レジスタ書込/読出線、51,1
51,71,72t73・・・・・・主記憶アドレス線
、52,152,60,62,63゜64・・・・・・
信号線、53・・・・・・データ、信号線、65゜66
.69,70・・・・・・アドレス線、67.68・・
・・・・データ線。 第 1図 第2図
。 図において、1,101・・・・・・中央処理装置、2
゜102・・・・・・主記憶保饅レジスタ、3・・・・
・・処理装置、4・・・・・・主記憶装置、10・・・
・・・主記憶係挿レジスタ、11・・・・・・アドレス
比較回路、12・・・・・・アンド回路、13・・・・
・・パリティチェック回路、】4・・・・・・アドレス
格納バッファ、15・・・・・・主記憶アドレスレジス
タ、16・・・・・・主記憶保護モードピット、17・
・・・・・バI) fイビット、50,150.61・
・・・・・主記憶保護レジスタ書込/読出線、51,1
51,71,72t73・・・・・・主記憶アドレス線
、52,152,60,62,63゜64・・・・・・
信号線、53・・・・・・データ、信号線、65゜66
.69,70・・・・・・アドレス線、67.68・・
・・・・データ線。 第 1図 第2図
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置と、これら中央処理装置とは別個の
処理装置と、主記憶装置と、前記複数の中央処理装置内
のアクセス可能な主記憶空間を促護する主記憶係挿手段
とを備えた情報処理システムの試験プログラム実行方式
において、前記処理装置からの指示によりオペレーティ
ング・システムから前記処理装置に対し主記憶空間の一
部を割当てるよう要求する要求手段と、この要求手段の
要求に応答して前記オペレーティング・システムから前
記処理装置に対する主記憶空間の一部を割当てるための
主記憶アドレスを供給する供給手段と、 この供給手段により供給された主記憶アドレスを前記主
記憶保諸手段に設定する設定手段と、この設定手段によ
り前記アドレスを設定したあと前記複数の中央処理装置
のうちの予め定めた1つに起動信号を供給する手段とを
含むことを特徴とする試験プログラム実行方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58013312A JPS59139460A (ja) | 1983-01-28 | 1983-01-28 | 試験プログラム実行方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58013312A JPS59139460A (ja) | 1983-01-28 | 1983-01-28 | 試験プログラム実行方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59139460A true JPS59139460A (ja) | 1984-08-10 |
Family
ID=11829649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58013312A Pending JPS59139460A (ja) | 1983-01-28 | 1983-01-28 | 試験プログラム実行方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59139460A (ja) |
-
1983
- 1983-01-28 JP JP58013312A patent/JPS59139460A/ja active Pending
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