JPS59139460A - 試験プログラム実行方式 - Google Patents
試験プログラム実行方式Info
- Publication number
- JPS59139460A JPS59139460A JP58013312A JP1331283A JPS59139460A JP S59139460 A JPS59139460 A JP S59139460A JP 58013312 A JP58013312 A JP 58013312A JP 1331283 A JP1331283 A JP 1331283A JP S59139460 A JPS59139460 A JP S59139460A
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- JP
- Japan
- Prior art keywords
- main memory
- address
- cpu
- bits
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は、電子計算機システムにおけるオペレーティン
グシステム動作中の故障中央処理装置に対する試験プロ
グラム実行方式に関する。
グシステム動作中の故障中央処理装置に対する試験プロ
グラム実行方式に関する。
（２）従来技術
従来、複数の中央処理装置と主記憶装置とからなる計算
機システムにおいて、オペレーティングシステム動作中
に複数の中央処理装置のうちの１台が故障した場合には
、故障した中央処理装置に対し試験プログラムを実行さ
せる。この実行動作では故障した中央処理装置自身が動
作して該試験プログラムを主記憶装置に格納したり該試
験プログラムに制御を渡す必要があるため、該処理中に
誤動作して試験プルグラムの実行ができなくなる場合が
生ずる。また、中央処理装置とは別個の処理装置を備え
た計算様システムにおいては、故障フ０ 中央処理装置に対する試験ボログラムの主記憶装置への
格納および試験プログラムの起動は別個の処理装置から
行うことができる。しかし、被試験対象装置が故障した
中央処理装置゛であるため、誤動作してオペレーティン
グシステムの動作空間にある主記憶装置の内容の一部を
壊わし、最悪の場合にはシステムダウンを発生させる。
機システムにおいて、オペレーティングシステム動作中
に複数の中央処理装置のうちの１台が故障した場合には
、故障した中央処理装置に対し試験プログラムを実行さ
せる。この実行動作では故障した中央処理装置自身が動
作して該試験プログラムを主記憶装置に格納したり該試
験プログラムに制御を渡す必要があるため、該処理中に
誤動作して試験プルグラムの実行ができなくなる場合が
生ずる。また、中央処理装置とは別個の処理装置を備え
た計算様システムにおいては、故障フ０ 中央処理装置に対する試験ボログラムの主記憶装置への
格納および試験プログラムの起動は別個の処理装置から
行うことができる。しかし、被試験対象装置が故障した
中央処理装置゛であるため、誤動作してオペレーティン
グシステムの動作空間にある主記憶装置の内容の一部を
壊わし、最悪の場合にはシステムダウンを発生させる。
また中央処理装置とは別個の処理装置があり、かつ主記
憶保護回路を備えた計算機システムにお（・ては、試験
プログラム格納領域が固定でかつ大きさに制限があるた
め、主記憶装置の有効利用ができす、試験プログラムサ
イズの制限、および試験内容の制限が生ずるという欠点
がある。
憶保護回路を備えた計算機システムにお（・ては、試験
プログラム格納領域が固定でかつ大きさに制限があるた
め、主記憶装置の有効利用ができす、試験プログラムサ
イズの制限、および試験内容の制限が生ずるという欠点
がある。
（３）発明の詳細な説明
本発明の目的はオペレーティングシステム動作中でもオ
ペレーティングシステムに何ら影響な与えることなく任
意の時点にかつ短期間に故障中央処理装置の保守を可能
とする故障中央処理装置に対する試験プログラム実行方
式を提供するものである。
ペレーティングシステムに何ら影響な与えることなく任
意の時点にかつ短期間に故障中央処理装置の保守を可能
とする故障中央処理装置に対する試験プログラム実行方
式を提供するものである。
本発明の方式は、複数の中央処理装置と、これら中央処
理装置とは別個の処理装置と、主記憶装置と、前記複数
の中央処理装置内のアクセス可能な主記憶空間を保護す
る主記憶保護手段とを備えた情報処理システムの試験プ
ログラム実行方式にお（・て、 前記処理装置からの指示によりオペレーティング・シス
テムから前記処理装置に対し主記憶空間の一部を割当て
るよう要求する要求手段と、この要求手段の要求に応答
して前記オペレーティング・システムから前記処理装置
に対する主記憶空間の一部を割当てるための主記憶アド
レスを供給する供給手段と、 この供給手段により供給された主記憶アドレスを前記主
記憶保護手段に設定する設定手段と、この設定手段によ
り前記アドレスを設定したあと前記複数の中央処理装置
のうちの予め定めた１つに起動信号を供給する手段とを
含む。
理装置とは別個の処理装置と、主記憶装置と、前記複数
の中央処理装置内のアクセス可能な主記憶空間を保護す
る主記憶保護手段とを備えた情報処理システムの試験プ
ログラム実行方式にお（・て、 前記処理装置からの指示によりオペレーティング・シス
テムから前記処理装置に対し主記憶空間の一部を割当て
るよう要求する要求手段と、この要求手段の要求に応答
して前記オペレーティング・システムから前記処理装置
に対する主記憶空間の一部を割当てるための主記憶アド
レスを供給する供給手段と、 この供給手段により供給された主記憶アドレスを前記主
記憶保護手段に設定する設定手段と、この設定手段によ
り前記アドレスを設定したあと前記複数の中央処理装置
のうちの予め定めた１つに起動信号を供給する手段とを
含む。
（４）発明の実施例
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図を参照すると、本発明の一実施例は、中ヒ
央処理装置（以下ＣＰＵ（Ｃｅｎｔ〆ａｌ Ｐｒｏｃｅ
ｓｓｏｒＵｎｉｔ）１および１０１と、各ＣＰＵ１およ
び１０１にある主記憶保護回路２および１０２と、前記
ＣＰＵ１および１０１とは別個の処理装置３と、主記憶
装置（以下ＭＭｄＭａ ｉ ｎ Ｍｅｍｏ ｒ ｙ ）
４と、主記憶保護レジスタ書込／読出線５０および１
５０と、主記憶アドレス線５１および１５１と、信号線
５２および１５２とを含む。
ｓｓｏｒＵｎｉｔ）１および１０１と、各ＣＰＵ１およ
び１０１にある主記憶保護回路２および１０２と、前記
ＣＰＵ１および１０１とは別個の処理装置３と、主記憶
装置（以下ＭＭｄＭａ ｉ ｎ Ｍｅｍｏ ｒ ｙ ）
４と、主記憶保護レジスタ書込／読出線５０および１
５０と、主記憶アドレス線５１および１５１と、信号線
５２および１５２とを含む。
第２図を参照すると、主記憶保護回路２，１０２は、主
記憶保護レジスター０と、アドレス比較回路１１と、ア
ドレス比較結果と主記憶保護レジスタ１０のピット位置
０にある主記憶保護モードピッ）１６との論理和をとる
アンド回路１２と、主記憶保腰レジスター０のパリティ
チェック回路１３と、アドレス格納バッファ１４と、主
記憶アドレスレジスター、５と、主記憶保護レジスタ書
込／読出５６１と、主記憶アドレス線７１．７２％Ｊ：
ひ７３と、信号線６０，６２．６３および６４と、アド
レス線６５，６６．６９および７０と、データ線６７お
よび６８とを含む。
記憶保護レジスター０と、アドレス比較回路１１と、ア
ドレス比較結果と主記憶保護レジスタ１０のピット位置
０にある主記憶保護モードピッ）１６との論理和をとる
アンド回路１２と、主記憶保腰レジスター０のパリティ
チェック回路１３と、アドレス格納バッファ１４と、主
記憶アドレスレジスター、５と、主記憶保護レジスタ書
込／読出５６１と、主記憶アドレス線７１．７２％Ｊ：
ひ７３と、信号線６０，６２．６３および６４と、アド
レス線６５，６６．６９および７０と、データ線６７お
よび６８とを含む。
本発明にお（・て、オペレーティングシステム（以下Ｏ
８（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）動作中の故障
ＣＰＵに対する試験プログラム（以下ＴＰ（ＴｅｓｔＰ
ｒｏｇｒａｍ）の実行は、処理装置３がＯ８からＭＭ４
の一部の割当てを受け、ＴＰを割当てを受けたＭＭ４の
一部に格納し、故障ＣＰＵに起動をかけることにより行
なわれる。この実行において、ＭＭ４の内容は主記憶保
護レジスタ１０を含む主記憶保護回路および１０１によ
り保護されている。
８（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）動作中の故障
ＣＰＵに対する試験プログラム（以下ＴＰ（ＴｅｓｔＰ
ｒｏｇｒａｍ）の実行は、処理装置３がＯ８からＭＭ４
の一部の割当てを受け、ＴＰを割当てを受けたＭＭ４の
一部に格納し、故障ＣＰＵに起動をかけることにより行
なわれる。この実行において、ＭＭ４の内容は主記憶保
護レジスタ１０を含む主記憶保護回路および１０１によ
り保護されている。
以下に、ＣＰＵ１−が故障した場合の実施例の動作を、
第１図、第２図を参照しながら詳細に説明する。
第１図、第２図を参照しながら詳細に説明する。
ＯＳ動作中、ＣＰＵＩが故障した場合、ＣＰＵ１に対し
ＴＰを実行させるには以下の方法により行なわれる。操
作員は処理装置３に対し、ＣＰＵ１に対するＴＰの実行
要求コマンドを入力する。
ＴＰを実行させるには以下の方法により行なわれる。操
作員は処理装置３に対し、ＣＰＵ１に対するＴＰの実行
要求コマンドを入力する。
処理装置３はコマンド解析後、被試験装置であるＣＰＵ
Ｉと補助装置であるＭＭ４の一部との使用をＯ８に対し
要求する。０８はＯ８の持つＭＭ管理テーブルより使用
状況を調べ、要求のＭＭ領領域処理装置３に渡せるかど
うかチェックする。該ＭＭ領領域渡せる場合には使用可
の、その他の場合には使用不可の通知をＯ８は処理装置
３に対し行う。Ｏ８からの通知が使用不可の場合には、
処理装置３は前記ＭＭ領領域は異なるＭＭの割当てを再
度Ｏ８に要求する。
Ｉと補助装置であるＭＭ４の一部との使用をＯ８に対し
要求する。０８はＯ８の持つＭＭ管理テーブルより使用
状況を調べ、要求のＭＭ領領域処理装置３に渡せるかど
うかチェックする。該ＭＭ領領域渡せる場合には使用可
の、その他の場合には使用不可の通知をＯ８は処理装置
３に対し行う。Ｏ８からの通知が使用不可の場合には、
処理装置３は前記ＭＭ領領域は異なるＭＭの割当てを再
度Ｏ８に要求する。
上記手順がＴＰで使用可能なＭＭ領領域見つかるか、全
ＭＭ領域のチェックが終了するまで行われる。使用可能
なＭＭ領領域見つからない場合にはエラーメツセージが
出力されてＴＰの実行が拒否される。ＴＰ格納用のＭＭ
領領域確保できると、処理装置３はＴＰをデータ信号線
５３を介してＭＭ４に格納し、被試験装置であるＣＰＵ
Ｉを信号線５２を介して初期状態に設定する。次ＨＣＰ
Ｕｌ内の主記憶保護レジスタ１０の正常性を信号線６１
を介しての書込後読出試験で確ｙする。その後、ビット
Ｏにある主記憶保睡モードビット１６を１１１１に設定
して主記憶保護モードにし、０８から割当てられたＭＭ
のアドレスを主記憶保護レジスタ１０に設定する。主記
憶保護レジスタ１０には１ビツトのパリティビット１７
があり、パリティチェ。
ＭＭ領域のチェックが終了するまで行われる。使用可能
なＭＭ領領域見つからない場合にはエラーメツセージが
出力されてＴＰの実行が拒否される。ＴＰ格納用のＭＭ
領領域確保できると、処理装置３はＴＰをデータ信号線
５３を介してＭＭ４に格納し、被試験装置であるＣＰＵ
Ｉを信号線５２を介して初期状態に設定する。次ＨＣＰ
Ｕｌ内の主記憶保護レジスタ１０の正常性を信号線６１
を介しての書込後読出試験で確ｙする。その後、ビット
Ｏにある主記憶保睡モードビット１６を１１１１に設定
して主記憶保護モードにし、０８から割当てられたＭＭ
のアドレスを主記憶保護レジスタ１０に設定する。主記
憶保護レジスタ１０には１ビツトのパリティビット１７
があり、パリティチェ。
り回路１３でハリティ以外の全ピットから生成されるパ
リティと比較することにより設定後の正常性を保証して
（・る。処理装置３は、上記処理が終了すると被試験対
象のＣＰＵ１に起動をかけＴＰの実行を開始させる。
リティと比較することにより設定後の正常性を保証して
（・る。処理装置３は、上記処理が終了すると被試験対
象のＣＰＵ１に起動をかけＴＰの実行を開始させる。
次にＴＰ実行時のＭＭ４にあるＯ８動作空間の内容の保
護について説明する。ここでは、ＴＰが格納されるＭＭ
領領域６４に語の連続した領域であるとして説明する。
護について説明する。ここでは、ＴＰが格納されるＭＭ
領領域６４に語の連続した領域であるとして説明する。
ＣＰＵ１のＭＭ４アクセス時、アクセス領域の絶縁アド
レス指定ビットの２８ビツトがアドレス線７３を介して
ＣＰＵＩの実行部より記憶アドレス部分ス゛り１５に送
られてくる。
レス指定ビットの２８ビツトがアドレス線７３を介して
ＣＰＵＩの実行部より記憶アドレス部分ス゛り１５に送
られてくる。
該指定ビットの内下位１８ビット（０〜６４ ｋｗ−４
アドレス空間を表示）はそのまま信号線７２を介してＭ
Ｍ４に送られるが上位１０ビツトは信号線７０を介して
アドレス格納バッファ１４の上位領域に格納される。主
記憶保護レジスタ１０にある主記憶保護モードビット１
６がＴＰ実行時のように１１１１＋に設定されている場
合には、アドレス格納バッファ１４からアドレス＃！７
１への出力は、通常動作時の主記憶アドレスレジスタ１
５の上位１０ビツトではなく、アドレス線６６を介して
アドレス格納バッファ１４の下位に格納されて（・る主
記憶保訛レジスタ１０内６のアドレス表示ビットが代わ
りに送られるよう信号線６３により制御して（・る。
アドレス空間を表示）はそのまま信号線７２を介してＭ
Ｍ４に送られるが上位１０ビツトは信号線７０を介して
アドレス格納バッファ１４の上位領域に格納される。主
記憶保護レジスタ１０にある主記憶保護モードビット１
６がＴＰ実行時のように１１１１＋に設定されている場
合には、アドレス格納バッファ１４からアドレス＃！７
１への出力は、通常動作時の主記憶アドレスレジスタ１
５の上位１０ビツトではなく、アドレス線６６を介して
アドレス格納バッファ１４の下位に格納されて（・る主
記憶保訛レジスタ１０内６のアドレス表示ビットが代わ
りに送られるよう信号線６３により制御して（・る。
このため、ＣＰＵＩからの絶対アドレスがＯ８から割当
てられた主記憶以外のアドレスを指していても、信号線
６３により強制的に主記憶保護レジスフ１０に設定され
て（・るアドレス値を出力し、常にＯ８割当て主記憶空
間に収まるようになっている。なお、ＣＰＵＩからの絶
対アドレスの正常性チェックはアドレス比較回路１１に
より、アドレス線６９を介して送られた主記憶アドレス
レジスタ１５の上位のビットとアドレス線６５から送ら
れた主記憶保護レジスタｌＯのアドレス部分とが比較さ
れ、比較結果がアンド回路１２で主記憶保簑モードビッ
ト１６と論理積がとれる。主記憶係護モード時比較エラ
ーが発生すると信号線６０にて処理袋Ｍ３にエラー割込
が行われるとともにＣＰＵＩの実行が停止される。。
てられた主記憶以外のアドレスを指していても、信号線
６３により強制的に主記憶保護レジスフ１０に設定され
て（・るアドレス値を出力し、常にＯ８割当て主記憶空
間に収まるようになっている。なお、ＣＰＵＩからの絶
対アドレスの正常性チェックはアドレス比較回路１１に
より、アドレス線６９を介して送られた主記憶アドレス
レジスタ１５の上位のビットとアドレス線６５から送ら
れた主記憶保護レジスタｌＯのアドレス部分とが比較さ
れ、比較結果がアンド回路１２で主記憶保簑モードビッ
ト１６と論理積がとれる。主記憶係護モード時比較エラ
ーが発生すると信号線６０にて処理袋Ｍ３にエラー割込
が行われるとともにＣＰＵＩの実行が停止される。。
以上説明した方法で、Ｏ８動作中でも故障ＣＰＵに対し
ＴＰを実行できるため、任意の時点で短期間に保守が可
能である。
ＴＰを実行できるため、任意の時点で短期間に保守が可
能である。
（５） 発明の効果
本発明には、Ｏ８動作中の故障中央処理装置に対する試
験プログラムを中央処理装置とは別個の処理装置により
Ｏ８から割当てを受けた主記憶に格納後中央処理装置に
起動をかけ、試験プログラムを実行し、主記憶併設を処
理装置が値を設定した主記憶保睡レジスタで行うことに
より、Ｏ８動作中でもＯ８に何ら影響を与えることなく
故障中央処理装置を任意の時点に、かつ短時間に保守で
きると（・う効果がある。
験プログラムを中央処理装置とは別個の処理装置により
Ｏ８から割当てを受けた主記憶に格納後中央処理装置に
起動をかけ、試験プログラムを実行し、主記憶併設を処
理装置が値を設定した主記憶保睡レジスタで行うことに
より、Ｏ８動作中でもＯ８に何ら影響を与えることなく
故障中央処理装置を任意の時点に、かつ短時間に保守で
きると（・う効果がある。
第１図および第２図は本発明の一実施例を示す図である
。 図において、１，１０１・・・・・・中央処理装置、２
゜１０２・・・・・・主記憶保饅レジスタ、３・・・・
・・処理装置、４・・・・・・主記憶装置、１０・・・
・・・主記憶係挿レジスタ、１１・・・・・・アドレス
比較回路、１２・・・・・・アンド回路、１３・・・・
・・パリティチェック回路、】４・・・・・・アドレス
格納バッファ、１５・・・・・・主記憶アドレスレジス
タ、１６・・・・・・主記憶保護モードピット、１７・
・・・・・バＩ） ｆイビット、５０，１５０．６１・
・・・・・主記憶保護レジスタ書込／読出線、５１，１
５１，７１，７２ｔ７３・・・・・・主記憶アドレス線
、５２，１５２，６０，６２，６３゜６４・・・・・・
信号線、５３・・・・・・データ、信号線、６５゜６６
．６９，７０・・・・・・アドレス線、６７．６８・・
・・・・データ線。 第 １図 第２図
。 図において、１，１０１・・・・・・中央処理装置、２
゜１０２・・・・・・主記憶保饅レジスタ、３・・・・
・・処理装置、４・・・・・・主記憶装置、１０・・・
・・・主記憶係挿レジスタ、１１・・・・・・アドレス
比較回路、１２・・・・・・アンド回路、１３・・・・
・・パリティチェック回路、】４・・・・・・アドレス
格納バッファ、１５・・・・・・主記憶アドレスレジス
タ、１６・・・・・・主記憶保護モードピット、１７・
・・・・・バＩ） ｆイビット、５０，１５０．６１・
・・・・・主記憶保護レジスタ書込／読出線、５１，１
５１，７１，７２ｔ７３・・・・・・主記憶アドレス線
、５２，１５２，６０，６２，６３゜６４・・・・・・
信号線、５３・・・・・・データ、信号線、６５゜６６
．６９，７０・・・・・・アドレス線、６７．６８・・
・・・・データ線。 第 １図 第２図
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置と、これら中央処理装置とは別個の
処理装置と、主記憶装置と、前記複数の中央処理装置内
のアクセス可能な主記憶空間を促護する主記憶係挿手段
とを備えた情報処理システムの試験プログラム実行方式
において、前記処理装置からの指示によりオペレーティ
ング・システムから前記処理装置に対し主記憶空間の一
部を割当てるよう要求する要求手段と、この要求手段の
要求に応答して前記オペレーティング・システムから前
記処理装置に対する主記憶空間の一部を割当てるための
主記憶アドレスを供給する供給手段と、 この供給手段により供給された主記憶アドレスを前記主
記憶保諸手段に設定する設定手段と、この設定手段によ
り前記アドレスを設定したあと前記複数の中央処理装置
のうちの予め定めた１つに起動信号を供給する手段とを
含むことを特徴とする試験プログラム実行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013312A JPS59139460A (ja) | 1983-01-28 | 1983-01-28 | 試験プログラム実行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013312A JPS59139460A (ja) | 1983-01-28 | 1983-01-28 | 試験プログラム実行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59139460A true JPS59139460A (ja) | 1984-08-10 |
Family
ID=11829649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58013312A Pending JPS59139460A (ja) | 1983-01-28 | 1983-01-28 | 試験プログラム実行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139460A (ja) |
-
1983
- 1983-01-28 JP JP58013312A patent/JPS59139460A/ja active Pending
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