JPS5914062A - 二重化共有メモリ制御方法 - Google Patents
二重化共有メモリ制御方法Info
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- JPS5914062A JPS5914062A JP57122151A JP12215182A JPS5914062A JP S5914062 A JPS5914062 A JP S5914062A JP 57122151 A JP57122151 A JP 57122151A JP 12215182 A JP12215182 A JP 12215182A JP S5914062 A JPS5914062 A JP S5914062A
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- G06F11/3648—Software debugging using additional hardware
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マルチコンピュータ間の二重化共有メモリ制
御方法に係〕、特に他のコンピュータにより共有メモリ
を用いてオンライン処理が行なわれている時に、そのオ
ンライン処理のための記憶内各金利用し、かつその記憶
内容をこわすことなくあるコンピュータによるデバッグ
を容易に行えるようにした、二重化共有メモリ制御方法
に関する。
御方法に係〕、特に他のコンピュータにより共有メモリ
を用いてオンライン処理が行なわれている時に、そのオ
ンライン処理のための記憶内各金利用し、かつその記憶
内容をこわすことなくあるコンピュータによるデバッグ
を容易に行えるようにした、二重化共有メモリ制御方法
に関する。
第1図は、本発明の前提となるマルチコンピュータシス
テムの構成例ヲ示す。二重化共有メモリIA、IBの各
々は、メモリ本体5と、メモリ制御装置6と、接続CP
U8数分のCPU接a機構7とから構成され、メモリ制
御装置6はメモリ本体5の読み書きの制御、及びCPU
接続機構7からの要求を選択して受付は順に処理する機
能ヲ有する。CPU接続機構7は、共有メモリとCPU
間のインターフェイス13t−介して、CPU2A又は
2Bに接続される。CPU2A (CPo 2Bも同じ
)は、共有メモリA続機構8と、処理装置9と、入出力
バス14と入出力チャネル10とから構成される。共有
メモリ接続機構8は、2本の共有メモリとCPU=1の
インターフェイス13t:介して、二重化された各々の
共有メモりIA。
テムの構成例ヲ示す。二重化共有メモリIA、IBの各
々は、メモリ本体5と、メモリ制御装置6と、接続CP
U8数分のCPU接a機構7とから構成され、メモリ制
御装置6はメモリ本体5の読み書きの制御、及びCPU
接続機構7からの要求を選択して受付は順に処理する機
能ヲ有する。CPU接続機構7は、共有メモリとCPU
間のインターフェイス13t−介して、CPU2A又は
2Bに接続される。CPU2A (CPo 2Bも同じ
)は、共有メモリA続機構8と、処理装置9と、入出力
バス14と入出力チャネル10とから構成される。共有
メモリ接続機構8は、2本の共有メモリとCPU=1の
インターフェイス13t:介して、二重化された各々の
共有メモりIA。
IBに接続され、処理装置9からの共有メモリアクセス
要求を両方の共有メモリに伝え、どちらかの共有メモリ
から正常なデータが得られればそれを処理装置9に返送
する。処理装置9は、プログラムを記憶、解読、実行す
る機能を有し、そのプログラムに従い共有メモリへのア
クセスや入出力機器の制#を行う。入出力チャネル10
は、入出力バス14に1台もしくは複数台接続され、処
理装置9と入出力機器との間のデータ転送を制御する。
要求を両方の共有メモリに伝え、どちらかの共有メモリ
から正常なデータが得られればそれを処理装置9に返送
する。処理装置9は、プログラムを記憶、解読、実行す
る機能を有し、そのプログラムに従い共有メモリへのア
クセスや入出力機器の制#を行う。入出力チャネル10
は、入出力バス14に1台もしくは複数台接続され、処
理装置9と入出力機器との間のデータ転送を制御する。
また、CPU間の共有入出力機器4を接続するため、共
有人出力バス装置3が用意されている。
有人出力バス装置3が用意されている。
共有人出力バス装置3は、共有人出カバス16と、それ
を制(財)するバス制御装置12と、該バスにCPU台
数分接続され、CPUと共有バス間のインターフェイス
15を介してCPUの入出力チャネル10とデータ転送
を行うCPU接続機構11と、該バスに接続され共有バ
スと入出力機器間のインターフェイス18tl−介して
共有入出力機器4とデータ伝送を行う入出力チャネル1
7とから構成される。
を制(財)するバス制御装置12と、該バスにCPU台
数分接続され、CPUと共有バス間のインターフェイス
15を介してCPUの入出力チャネル10とデータ転送
を行うCPU接続機構11と、該バスに接続され共有バ
スと入出力機器間のインターフェイス18tl−介して
共有入出力機器4とデータ伝送を行う入出力チャネル1
7とから構成される。
以上のようなマルチコンピュータシステムにおいて、あ
るCPUではオンライン運転をしながら、他のCPUで
プログラムの改造、デバッグを行いたいというニーズが
ある。しかし、改造するプログラムも共有メモリ′f:
lJt用するため、誤ってオンラインCPUの使用して
いるエリアをこわしてしまうとオンライン運転がストッ
プしてしまう。このため、従来からオンライン運転をス
トップさせる危険性がなく、共有メモリを使用してのプ
ログラムデバッグを行うだめの、次のような方法が用い
られていた。
るCPUではオンライン運転をしながら、他のCPUで
プログラムの改造、デバッグを行いたいというニーズが
ある。しかし、改造するプログラムも共有メモリ′f:
lJt用するため、誤ってオンラインCPUの使用して
いるエリアをこわしてしまうとオンライン運転がストッ
プしてしまう。このため、従来からオンライン運転をス
トップさせる危険性がなく、共有メモリを使用してのプ
ログラムデバッグを行うだめの、次のような方法が用い
られていた。
共有メモIJIA、IBの各々に、そのメモリがオンラ
インモードであるかデバッグモード1これらをファンク
ションモードという)であるかをそれ自身で記憶する手
段と、CPUからのあるメモリアクセスがオンラインア
クセスかデバッグアクセス(これらをアクセスモードと
いう)かを判定し、共有メモリのファンクションモー)
’、!:CPUからのアクセスモードが一致した時のみ
アクセスを許可する手段とを有せしめ、一方、共有メモ
リ接続機構8″またはCPU接続機構7に、そのCPU
からのアクセスモードを記憶する手段と、それ金メモリ
アクセス情報として共有メモリへ伝える手段とを有せし
める。そして、一方の共有メモリをオンラインモード、
他方の共有メモリ全デバッグモードとし、かつ、オンラ
イン運転のCPUをオンラインアクセス、デバッグ運転
のCPUをデバッグアクセスとすることにより、二重化
共有メモリの片方をオンラインCPU専用、他方をデバ
ッグCPU専用と分離し、デバッグCPUのプログラム
ミスによシ、オンラインCPU側の共有メモリがこわさ
れる危険性をなくする。
インモードであるかデバッグモード1これらをファンク
ションモードという)であるかをそれ自身で記憶する手
段と、CPUからのあるメモリアクセスがオンラインア
クセスかデバッグアクセス(これらをアクセスモードと
いう)かを判定し、共有メモリのファンクションモー)
’、!:CPUからのアクセスモードが一致した時のみ
アクセスを許可する手段とを有せしめ、一方、共有メモ
リ接続機構8″またはCPU接続機構7に、そのCPU
からのアクセスモードを記憶する手段と、それ金メモリ
アクセス情報として共有メモリへ伝える手段とを有せし
める。そして、一方の共有メモリをオンラインモード、
他方の共有メモリ全デバッグモードとし、かつ、オンラ
イン運転のCPUをオンラインアクセス、デバッグ運転
のCPUをデバッグアクセスとすることにより、二重化
共有メモリの片方をオンラインCPU専用、他方をデバ
ッグCPU専用と分離し、デバッグCPUのプログラム
ミスによシ、オンラインCPU側の共有メモリがこわさ
れる危険性をなくする。
しかし、この従来間には、2つの欠点がある。
一つは、デバッグ運転とはいっても、共有入出力機器4
を便用した如、オンラインCPUダウン時バックアップ
を可能としたい。ところがこのためには、オペレーティ
ングシステムプログラムが、共有メモリ上の、入出力機
器V理情報や運転モード情報を共通に扱うことによって
可能であシ、オンラインCf’Uと、デバッグCPUで
共有メモリが完全に分離化された従来例では、実現困難
である。また、もう一つの欠点としては、デノくラグプ
ログラムがオンライン運転の情4を見ることができない
ことである。プラント制御の揚重には、そのプログラム
を一部改造し、それをデノ(ラグする、とき、オンライ
ンCPUが共有メモリ上に作るプラントからの入力情報
を元に、制御プログラムが正しく追随できるかどうかを
確めたいが一従米例では実現困−である。
を便用した如、オンラインCPUダウン時バックアップ
を可能としたい。ところがこのためには、オペレーティ
ングシステムプログラムが、共有メモリ上の、入出力機
器V理情報や運転モード情報を共通に扱うことによって
可能であシ、オンラインCf’Uと、デバッグCPUで
共有メモリが完全に分離化された従来例では、実現困難
である。また、もう一つの欠点としては、デノくラグプ
ログラムがオンライン運転の情4を見ることができない
ことである。プラント制御の揚重には、そのプログラム
を一部改造し、それをデノ(ラグする、とき、オンライ
ンCPUが共有メモリ上に作るプラントからの入力情報
を元に、制御プログラムが正しく追随できるかどうかを
確めたいが一従米例では実現困−である。
本発明の目的は、この従来列の欠点をなくし、二重化メ
モリの片方をデバッグCPUに使用させながら、入出力
機器管理情報等の、オペレーティングシステムの使用す
る情報のオンラインCPU。
モリの片方をデバッグCPUに使用させながら、入出力
機器管理情報等の、オペレーティングシステムの使用す
る情報のオンラインCPU。
デバッグCPU間の共用化と、デバッグCPUからのオ
ンライン運転データののぞき見金容易に実現できる、二
重化共有メモリ制御方法を提供するにある。
ンライン運転データののぞき見金容易に実現できる、二
重化共有メモリ制御方法を提供するにある。
本発明は、共有メモリ内に、従来例の機能に加えて、特
定のアドレスエリアを設定可能とし、そのアドレスエリ
ア内であればいずれのアクセスモードでもアクセス可能
とし、特定のアドレスエリア外であれば共有メモリのフ
ァンクションモードとアクセスモードが一致したときの
みアクセス可能とし、一方各CPU対応に、そのCPU
の用いるアドレスを腹数個アドレス群に分割して該アド
レス群毎にアクセスモードを設定可能とし、この設定さ
れたアクセスモードで共有メモリをアクセスするように
したことを特徴としておシ、更に、上記のCPU毎のア
ドレス群の各々に対して共Mメモリへの誓込み禁止情報
を設定可能として、間違った共有メモリへの誓込みを自
動的に検出し、防止するようにしたことを特徴とするも
のである。
定のアドレスエリアを設定可能とし、そのアドレスエリ
ア内であればいずれのアクセスモードでもアクセス可能
とし、特定のアドレスエリア外であれば共有メモリのフ
ァンクションモードとアクセスモードが一致したときの
みアクセス可能とし、一方各CPU対応に、そのCPU
の用いるアドレスを腹数個アドレス群に分割して該アド
レス群毎にアクセスモードを設定可能とし、この設定さ
れたアクセスモードで共有メモリをアクセスするように
したことを特徴としておシ、更に、上記のCPU毎のア
ドレス群の各々に対して共Mメモリへの誓込み禁止情報
を設定可能として、間違った共有メモリへの誓込みを自
動的に検出し、防止するようにしたことを特徴とするも
のである。
以下、本発明を実施例によって詳細に説明する。
発明の実施′列の全体構成図は、従来向の構成図である
第1図と同一である。以下説明する本発明の実施例にお
いて第1図の中で従来例と異なる機能を有するのは、共
有メモリ接続機構8とメモリ制御装置6である。他の機
構は従来的と同様である。
第1図と同一である。以下説明する本発明の実施例にお
いて第1図の中で従来例と異なる機能を有するのは、共
有メモリ接続機構8とメモリ制御装置6である。他の機
構は従来的と同様である。
第2図は、共有メモリ接続機構8の構成例を示したもの
である。処理装置9から送出される仮想アドレス21は
アドレス変換装置26に入力される。仮想アドレスとは
プログラムから見たアドレスのことをいう。アドレス変
換装置26により、本アドレスは物理アドレス31に変
換される。物理アドレスとは実際のメモリ装置に対応し
たアドレスのことをいう。また、該装置26によシ該当
仮想アドレスに対応した、デバッグファンクション信号
30、書込み禁止信号39と、アドレス変換有効信号4
0が出力される。デバッグファンクション信号30とは
、本信号が1のときそのアクセスはデバッグアクセス、
本信号が00ときそのアクセスはオンラインアクセスで
あることを示す。
である。処理装置9から送出される仮想アドレス21は
アドレス変換装置26に入力される。仮想アドレスとは
プログラムから見たアドレスのことをいう。アドレス変
換装置26により、本アドレスは物理アドレス31に変
換される。物理アドレスとは実際のメモリ装置に対応し
たアドレスのことをいう。また、該装置26によシ該当
仮想アドレスに対応した、デバッグファンクション信号
30、書込み禁止信号39と、アドレス変換有効信号4
0が出力される。デバッグファンクション信号30とは
、本信号が1のときそのアクセスはデバッグアクセス、
本信号が00ときそのアクセスはオンラインアクセスで
あることを示す。
物理アドレス31、デバッグファンクション信号30は
、二重化された共有メモ!JIA、IBの各各へ出力さ
れる。処理装置9よシ送出される書込みデータ22は、
その兼ま、二重化された共有メモリIA、IBの各々へ
出力される。二重化メモリの各々よシ出力され−fc続
出しデータ32.33はデータ選択装置27に入力され
、そのいずれか(9) が選択されて、処理装置9へ、読出しデータ23として
出力される。共有メモリ制御機構8の内部制御装置28
は、処理装置9からの起動信号24を受けるとアクセス
動作を開始し1,4込み禁止信号39がOかつアドレス
変遺有効信号40が1のとき、共MメモリlA、IBの
各々へ起動信号34を出力し、共有メモリIA、1Bの
各々からの応答信号35.37とエラー報告信号36゜
38を取シ込み、エラーのなかった方を選択するよう、
読出しデータ選択指定信号29をデータ選択装置27に
出力し、処理装置9へ応答信号25を出力してそのアク
セス動作を終了する。もし、書込み禁止信号39が1ま
たは、アドレス変換有効信号40が0、または共有メモ
’JIA、IBからのエラー報告信号36.38が両方
共1のときは処理装#9へ応答信号25を出力するとき
にエラー報告信号41を1とする。
、二重化された共有メモ!JIA、IBの各各へ出力さ
れる。処理装置9よシ送出される書込みデータ22は、
その兼ま、二重化された共有メモリIA、IBの各々へ
出力される。二重化メモリの各々よシ出力され−fc続
出しデータ32.33はデータ選択装置27に入力され
、そのいずれか(9) が選択されて、処理装置9へ、読出しデータ23として
出力される。共有メモリ制御機構8の内部制御装置28
は、処理装置9からの起動信号24を受けるとアクセス
動作を開始し1,4込み禁止信号39がOかつアドレス
変遺有効信号40が1のとき、共MメモリlA、IBの
各々へ起動信号34を出力し、共有メモリIA、1Bの
各々からの応答信号35.37とエラー報告信号36゜
38を取シ込み、エラーのなかった方を選択するよう、
読出しデータ選択指定信号29をデータ選択装置27に
出力し、処理装置9へ応答信号25を出力してそのアク
セス動作を終了する。もし、書込み禁止信号39が1ま
たは、アドレス変換有効信号40が0、または共有メモ
’JIA、IBからのエラー報告信号36.38が両方
共1のときは処理装#9へ応答信号25を出力するとき
にエラー報告信号41を1とする。
第3図は、第2図で説明した共有メモリ接続機構8内の
アドレス変換装置26の内部構成を示したものである。
アドレス変換装置26の内部構成を示したものである。
仮想アドレス21は複数本の信号C1ω
からなるが、これを2つに分割し、一方をページアドレ
ス51とし、もう一方をページ内アドレス52と称する
こととする。全てのページアドレスs i ハl効ビッ
ト53、デバッグビット54、フレームアドレス55、
書込み禁止ビット56からなシ、これ全記憶するメモリ
を有する。このメモリ内容は、プログラムにより初期設
定及び途中変更可能となる。あるページアドレス51に
対応してこのメモリからアドレス変換有効信号57、デ
バッグファンクション信号5 s 、フレームアドレス
59書込み禁止信号60が送出される。これらは順にア
ドレス変換有効信号選択装置65、デバッグファンクシ
田ン信号選択装置66、フレームアドレス選択装置67
、書込み禁止信号選択装置68の片方の入力に入力され
る。この選択装置群の反対側の入力には、顔に、アドレ
ス変換不実行時有効ビット62の出力、アドレス変換不
実行時のデバッグビット63の出力、ページアドレス5
1、アドレス変換不実行時の書込み禁止ビット64の出
力が入力される。アドレス変換実行ピッ(11) トロ1が1のとき前者の入力群が選択され、0のとき後
者の入力群が選択される。なお、アドレス変換不実行時
有効ビット62、アドレス変換不実行時のデバッグビッ
ト63、アドレス変換不実行時の書込み禁止ビット64
は、固廻または、プログラムにより初期設定可能とする
。アドレス変換実行ビット61は4)JAA設定可能な
手段を有し、通常、最初はOで、オペレーティングシス
テムプログラムがアドレス変換情@53〜56を設定後
、1に4)漠見られる。前記A択装置群65〜68の出
力は、順に、アドレス変換有効信号40、デバッグファ
ンクション信号ao、フレームアドレス69、曹込み禁
止信号39となる。フレームアドレス69とページ内ア
ドレス52は合わされ、物理アドレス31となる。
ス51とし、もう一方をページ内アドレス52と称する
こととする。全てのページアドレスs i ハl効ビッ
ト53、デバッグビット54、フレームアドレス55、
書込み禁止ビット56からなシ、これ全記憶するメモリ
を有する。このメモリ内容は、プログラムにより初期設
定及び途中変更可能となる。あるページアドレス51に
対応してこのメモリからアドレス変換有効信号57、デ
バッグファンクション信号5 s 、フレームアドレス
59書込み禁止信号60が送出される。これらは順にア
ドレス変換有効信号選択装置65、デバッグファンクシ
田ン信号選択装置66、フレームアドレス選択装置67
、書込み禁止信号選択装置68の片方の入力に入力され
る。この選択装置群の反対側の入力には、顔に、アドレ
ス変換不実行時有効ビット62の出力、アドレス変換不
実行時のデバッグビット63の出力、ページアドレス5
1、アドレス変換不実行時の書込み禁止ビット64の出
力が入力される。アドレス変換実行ピッ(11) トロ1が1のとき前者の入力群が選択され、0のとき後
者の入力群が選択される。なお、アドレス変換不実行時
有効ビット62、アドレス変換不実行時のデバッグビッ
ト63、アドレス変換不実行時の書込み禁止ビット64
は、固廻または、プログラムにより初期設定可能とする
。アドレス変換実行ビット61は4)JAA設定可能な
手段を有し、通常、最初はOで、オペレーティングシス
テムプログラムがアドレス変換情@53〜56を設定後
、1に4)漠見られる。前記A択装置群65〜68の出
力は、順に、アドレス変換有効信号40、デバッグファ
ンクション信号ao、フレームアドレス69、曹込み禁
止信号39となる。フレームアドレス69とページ内ア
ドレス52は合わされ、物理アドレス31となる。
第4図は、CPU接続機構7の構成列を示したものであ
る。共有メモリ接続機構8からの起動信号34が入力さ
れ、それはそのまま、共有メモリ制御装置6へ選択要求
信号71として出力される。
る。共有メモリ接続機構8からの起動信号34が入力さ
れ、それはそのまま、共有メモリ制御装置6へ選択要求
信号71として出力される。
共有メモリ制御装置6は、各CPU接続機構7か(12
) ら出力された該要求信号を監視し、該要求信号が1とな
っているC P Um!機@7のいずれか1つを選択し
、その選択した接続機構にのみ、選択受付信号72を出
力する。選択受付信号72はCPU接続機構7に入力さ
れる。本信号は、C!PU接続機構7内の全てのゲート
の制御入力に接続され、本信号が1となるとこれらのゲ
ートはオープンとなる。これらのゲートがオープンとな
ることによシ、共有メモリ接続機構8より出力の起動信
号34、デバッグファンクション信号30、物理アドレ
ス31、書込みデータ22は、各々、起動信号73、デ
バッグファンクション信号76、物理アドレス77、誉
込みデータ78として共有メモリ制御装置6へ出力され
、また、共有メモリ制御装置6よシ出力の応答信号74
、エラー@普信号75、読出しデータ79は、各々、応
答信号35または≦7、エラー報告信号36または38
、読出しデータ32または33として、共有メモリ接続
機構8へ出力される。
) ら出力された該要求信号を監視し、該要求信号が1とな
っているC P Um!機@7のいずれか1つを選択し
、その選択した接続機構にのみ、選択受付信号72を出
力する。選択受付信号72はCPU接続機構7に入力さ
れる。本信号は、C!PU接続機構7内の全てのゲート
の制御入力に接続され、本信号が1となるとこれらのゲ
ートはオープンとなる。これらのゲートがオープンとな
ることによシ、共有メモリ接続機構8より出力の起動信
号34、デバッグファンクション信号30、物理アドレ
ス31、書込みデータ22は、各々、起動信号73、デ
バッグファンクション信号76、物理アドレス77、誉
込みデータ78として共有メモリ制御装置6へ出力され
、また、共有メモリ制御装置6よシ出力の応答信号74
、エラー@普信号75、読出しデータ79は、各々、応
答信号35または≦7、エラー報告信号36または38
、読出しデータ32または33として、共有メモリ接続
機構8へ出力される。
第5図は、メモリ制御装置6の構成例を示した(13)
ものである。選択制御装置80は、各CPU接続msか
らの選択要求信号71を受付け、該信号が1となってい
るCPU接続機構7のbずれか1つが選択されC第1図
では” ” 2 ) 、そのawIにのみ選択受付信号
72が送出される。本信号を受けたCPU接続機構7だ
けが以下の転送を行うことができる。まずCPU接続機
構7よシ物理アドレス77、書込みデータ78、デバッ
グファンクション信号76及び起動信号73が送出され
る。物理アドレス77、書込みデータ78はメモリ5へ
送出される。物理アドレス77とデバッグファンクショ
ン信号76はファンクションチェック装置84に入力さ
れ、判定結果が、アクセスエラー信号91として出力さ
れる。メモリアクセス制御装置85はcptr*続機構
7からの要求信号73を受付け、アクセスエラー信号9
1がOならばメモリへの起動信号86を送出する。メモ
リ5よりg出しデータ79及び応答信号87が出力され
ると、読出しデータ79はそのまま、CPU接続機構7
へ出力され、応答信号87はメモリアクセス制御(14
) 装置85に入力され、応答信号74がCPU接続機ta
7へ出力される。このとき該アクセスでエラーがなけれ
ばCPU接続機構7へのエラー報告信号75は0である
。また、アクセスエラー信号91が1ならばメモリ5へ
の起動信号86は出力されず、即時に、エラー報告信号
75を1とし、応答信号74がCPU接続機構7へ出力
される。
らの選択要求信号71を受付け、該信号が1となってい
るCPU接続機構7のbずれか1つが選択されC第1図
では” ” 2 ) 、そのawIにのみ選択受付信号
72が送出される。本信号を受けたCPU接続機構7だ
けが以下の転送を行うことができる。まずCPU接続機
構7よシ物理アドレス77、書込みデータ78、デバッ
グファンクション信号76及び起動信号73が送出され
る。物理アドレス77、書込みデータ78はメモリ5へ
送出される。物理アドレス77とデバッグファンクショ
ン信号76はファンクションチェック装置84に入力さ
れ、判定結果が、アクセスエラー信号91として出力さ
れる。メモリアクセス制御装置85はcptr*続機構
7からの要求信号73を受付け、アクセスエラー信号9
1がOならばメモリへの起動信号86を送出する。メモ
リ5よりg出しデータ79及び応答信号87が出力され
ると、読出しデータ79はそのまま、CPU接続機構7
へ出力され、応答信号87はメモリアクセス制御(14
) 装置85に入力され、応答信号74がCPU接続機ta
7へ出力される。このとき該アクセスでエラーがなけれ
ばCPU接続機構7へのエラー報告信号75は0である
。また、アクセスエラー信号91が1ならばメモリ5へ
の起動信号86は出力されず、即時に、エラー報告信号
75を1とし、応答信号74がCPU接続機構7へ出力
される。
第6図は、第5図で説明したメモリ制御装置6内のファ
ンクションチェック装置84の内部構成を示したもので
ある。本実施列では、最も簡単な例として、ある境界の
物理アドレス以下がオンラインアクセス、デバッグアク
セスいずれでもアクセス町とし、その境界物理アドレス
以上がオンラインモードでオンラインアクセスまたはデ
バッグモードでデバッグアクセスのときのみアクセス町
ri目とする場合について説明する。このファンクショ
ンチェック装置84内には、本発明の特徴とするデバッ
グモードビット101と境界レジスタ102を有する。
ンクションチェック装置84の内部構成を示したもので
ある。本実施列では、最も簡単な例として、ある境界の
物理アドレス以下がオンラインアクセス、デバッグアク
セスいずれでもアクセス町とし、その境界物理アドレス
以上がオンラインモードでオンラインアクセスまたはデ
バッグモードでデバッグアクセスのときのみアクセス町
ri目とする場合について説明する。このファンクショ
ンチェック装置84内には、本発明の特徴とするデバッ
グモードビット101と境界レジスタ102を有する。
これらは外部からのスイッチまたはプログラムによって
設定できるものとする。
設定できるものとする。
(15)
デバッグモードビット101は共有メモリのファンクシ
ョンモードを決めるもので、1のときデバッグモード、
0のときオンラインモードであることを示す。デバッグ
モードピッ)101の出力とデバッグファンクション信
号76とが比較器103にて比較され、不一致、即ちオ
ンラインモードでデバッグアクセス、またはデバッグモ
ードでオンラインアクセスのとき、比較器103の出力
であるモードファンクション不一致信号105は1とな
る。また、境界レジスタ102の出力と物理アドレス8
8とが比較器104にて比較され、+kJ埋アドアドレ
ス界レジスタの示すアドレスより大きいとき比較器10
4の出力である境界オーバー信号106は1となる。論
理積装置107によp1モードファンクション不−!信
号105が1かつ境界オーバー信号106が1のとき、
アクセスエラー信号91が1となる。
ョンモードを決めるもので、1のときデバッグモード、
0のときオンラインモードであることを示す。デバッグ
モードピッ)101の出力とデバッグファンクション信
号76とが比較器103にて比較され、不一致、即ちオ
ンラインモードでデバッグアクセス、またはデバッグモ
ードでオンラインアクセスのとき、比較器103の出力
であるモードファンクション不一致信号105は1とな
る。また、境界レジスタ102の出力と物理アドレス8
8とが比較器104にて比較され、+kJ埋アドアドレ
ス界レジスタの示すアドレスより大きいとき比較器10
4の出力である境界オーバー信号106は1となる。論
理積装置107によp1モードファンクション不−!信
号105が1かつ境界オーバー信号106が1のとき、
アクセスエラー信号91が1となる。
以上、第2図〜第6図にて、本発明の実施例の構成を説
明した。次にこの使用法と効果を説明する。
明した。次にこの使用法と効果を説明する。
(16)
第7図は、デバッグのために、片系の共有メモリIBを
デバッグモード、他方をオンラインモードとしたとき、
物理アドレスPAの各範囲に対応するアクセス可能ファ
ンクションを示したものである。本図は第6図で説明し
たファンクションチェック装置84の実施例に対応する
もので、物理アドレスが境界レジスタで示すアドレスF
’Rよシ小さいとき、オンラインアクセスでもデバッグ
アクセスでも両系の共有メモリIA、IBにともにアク
セス可能で、物理アドレスがアドレスPRよシ大きいと
き、オンラインモードの共有メモリIAの該尚エリアは
オンラインアクセスによってのみアクセス可能で、デパ
ックモードの共有メモリIBの該当エリアはデバッグア
クセスによってのみアクセス可能である。以上のように
、物理アドレスの一部のエリアはオンラインアクセスに
とってもデバッグアクセスにとっても共通で、残シのエ
リアはオンラインアクセスとデバッグアクセスとで分離
されるという二重化共有メモリの部分分離化が実現され
る。
デバッグモード、他方をオンラインモードとしたとき、
物理アドレスPAの各範囲に対応するアクセス可能ファ
ンクションを示したものである。本図は第6図で説明し
たファンクションチェック装置84の実施例に対応する
もので、物理アドレスが境界レジスタで示すアドレスF
’Rよシ小さいとき、オンラインアクセスでもデバッグ
アクセスでも両系の共有メモリIA、IBにともにアク
セス可能で、物理アドレスがアドレスPRよシ大きいと
き、オンラインモードの共有メモリIAの該尚エリアは
オンラインアクセスによってのみアクセス可能で、デパ
ックモードの共有メモリIBの該当エリアはデバッグア
クセスによってのみアクセス可能である。以上のように
、物理アドレスの一部のエリアはオンラインアクセスに
とってもデバッグアクセスにとっても共通で、残シのエ
リアはオンラインアクセスとデバッグアクセスとで分離
されるという二重化共有メモリの部分分離化が実現され
る。
(17)
第8図は、最も簡単な使用例であシ、CPUIA(CP
UI)、CPUIB(CPU2)で用いる仮想アドレス
VAの使用範囲を示す。オンライン運転のCPUIは全
仮想アドレスVAについてオンラインアクセス、デバッ
グ運転のCPU2は全仮想アドレスVAKついてデバッ
グアクセスと設定したものである。境界レジスタのアド
レスFR以下の共通エリアは、オペレーティングシステ
ム使用エリアとして共有入出力機器制御情報や運転モー
ド情報が格納されている。境界レジスタアドレスPR,
以上の分離エリアは、アプリケーションプログラム使用
エリアとして使用され、オンラインCPUとデバッグC
PUとで+離されているため、デバッグ中のアプリケー
ションプログラムが誤ってオンライン側の情報を設層す
る危険を防止する。
UI)、CPUIB(CPU2)で用いる仮想アドレス
VAの使用範囲を示す。オンライン運転のCPUIは全
仮想アドレスVAについてオンラインアクセス、デバッ
グ運転のCPU2は全仮想アドレスVAKついてデバッ
グアクセスと設定したものである。境界レジスタのアド
レスFR以下の共通エリアは、オペレーティングシステ
ム使用エリアとして共有入出力機器制御情報や運転モー
ド情報が格納されている。境界レジスタアドレスPR,
以上の分離エリアは、アプリケーションプログラム使用
エリアとして使用され、オンラインCPUとデバッグC
PUとで+離されているため、デバッグ中のアプリケー
ションプログラムが誤ってオンライン側の情報を設層す
る危険を防止する。
なお、アプリケーションプログラムがアドレスPR以下
の共通エリアを破壊する危険の防止については、アドレ
スが異なシ、また、そのエリアはオペレーティングシス
テムプログラムしかアクセスしないということを利用し
、本発明とは別の独(18) 立した手段にて容易に防護できる。
の共通エリアを破壊する危険の防止については、アドレ
スが異なシ、また、そのエリアはオペレーティングシス
テムプログラムしかアクセスしないということを利用し
、本発明とは別の独(18) 立した手段にて容易に防護できる。
第8図の使用量について、以下、詳測勅作説明を行う。
オンライン運転のCPUIについて、共有メモリ接続機
構8内のアドレス変換装置26(第3図)に関し、全て
のページアドレス51に対応して、有効ビット53を1
、デバッグビット54及び書込み禁止ピッ)56i0に
設定する。
構8内のアドレス変換装置26(第3図)に関し、全て
のページアドレス51に対応して、有効ビット53を1
、デバッグビット54及び書込み禁止ピッ)56i0に
設定する。
また、フレームアドレス55を、フレームアドレス=ペ
ージアドレスとなるように設定する。本設定はCPUI
の立上げ時に行われる。このように設定することにより
、CPUIの共有メモリ接続機構8よ多出力される共M
メモリアクセスは、全仮想アドレス21 (VA)に対
し、デバッグファンクション信号30が0、物理アドレ
ス31は仮想アドレス21と同じとなる。デバッグ運転
のCPU2についても同様の設定を行う。ただしデバッ
グビットには1が設定され、全仮想アドレス21に対し
、デバッグファンクション信号30が1、物理アドレス
31と仮想アドレス21は同じとなる。次に仮想アドレ
ス変換装置、あるアドレ(19) スよ)Fがオペレーティングシステムプログラムが使用
するエリア、それよシ上が、アプリケーションプログラ
ムが使用するエリアとする。このため、その境界となる
アドレスFRの値を、二重化共有メモリの両方の境界レ
ジスタ106 (第6図)に設定する。まだ、片方の共
有メモリのデバッグモードビットioi’loとし、他
方の共有メモリのデバッグモードピッ)101tlと1
fllする。
ージアドレスとなるように設定する。本設定はCPUI
の立上げ時に行われる。このように設定することにより
、CPUIの共有メモリ接続機構8よ多出力される共M
メモリアクセスは、全仮想アドレス21 (VA)に対
し、デバッグファンクション信号30が0、物理アドレ
ス31は仮想アドレス21と同じとなる。デバッグ運転
のCPU2についても同様の設定を行う。ただしデバッ
グビットには1が設定され、全仮想アドレス21に対し
、デバッグファンクション信号30が1、物理アドレス
31と仮想アドレス21は同じとなる。次に仮想アドレ
ス変換装置、あるアドレ(19) スよ)Fがオペレーティングシステムプログラムが使用
するエリア、それよシ上が、アプリケーションプログラ
ムが使用するエリアとする。このため、その境界となる
アドレスFRの値を、二重化共有メモリの両方の境界レ
ジスタ106 (第6図)に設定する。まだ、片方の共
有メモリのデバッグモードビットioi’loとし、他
方の共有メモリのデバッグモードピッ)101tlと1
fllする。
前者がオンラインモード共有メモリ、後者カブバッグモ
ード共有メモリとなる。これら共有メモリ側の設定は、
プログラムデバッグを始める前に、共有メモリ側の外部
スイッチにょシ設定したシ、あるいは、CPUのいずれ
かを用すて共有メモリモード設定プログラムを走らせて
設定する。
ード共有メモリとなる。これら共有メモリ側の設定は、
プログラムデバッグを始める前に、共有メモリ側の外部
スイッチにょシ設定したシ、あるいは、CPUのいずれ
かを用すて共有メモリモード設定プログラムを走らせて
設定する。
以上のような設定をしておくと、CPUIより、境界ア
ドレス以下のアドレスへアクセスがあったとき、オンラ
インモード共有メモリのメモリ制御装置6内のファンク
ションチェック装置84では、物理アドレス88の値が
境界レジスタ102の値よシ小さいため、境界オーバ信
号106は0とな(20) シ、アクセスエラー信号91は0となる。従ってこのと
きはCPUIよpオンラインモード共有メモリの当該ア
ドレスへの読み書きアクセスは実施される。一方、デバ
ッグモード共有メモリのメモリ制御装置6内のファンク
ションチェック装置84でも同様に、物理アドレス88
の値が境界レジスタ102の値より小さいため、境界オ
ーバー信号106は0となシ、従って、アクセスエラー
信号91はOとなって、CPUIよシブバッグモード共
有メモリの当該アドレスへの読み書きアクセスも実施さ
れる。
ドレス以下のアドレスへアクセスがあったとき、オンラ
インモード共有メモリのメモリ制御装置6内のファンク
ションチェック装置84では、物理アドレス88の値が
境界レジスタ102の値よシ小さいため、境界オーバ信
号106は0とな(20) シ、アクセスエラー信号91は0となる。従ってこのと
きはCPUIよpオンラインモード共有メモリの当該ア
ドレスへの読み書きアクセスは実施される。一方、デバ
ッグモード共有メモリのメモリ制御装置6内のファンク
ションチェック装置84でも同様に、物理アドレス88
の値が境界レジスタ102の値より小さいため、境界オ
ーバー信号106は0となシ、従って、アクセスエラー
信号91はOとなって、CPUIよシブバッグモード共
有メモリの当該アドレスへの読み書きアクセスも実施さ
れる。
同様にして、CPU2よシ、境界アドレス以下のアドレ
スへアクセスがあったとき、オンラインモード共有メモ
リ及びデバッグモード共有メモリの当該アドレスへの読
み書きアクセスは実施される。
スへアクセスがあったとき、オンラインモード共有メモ
リ及びデバッグモード共有メモリの当該アドレスへの読
み書きアクセスは実施される。
次に、CPUIよシ、境界アドレス以上のアドレスへア
クセスがあったとき、オンラインモード共有メモリのメ
モリ制御装置6内のファンクションチェック装置84で
は、物理アドレス88の値(21) が境界レジスタ102の値よシ大きいため、境界オーバ
ー信号106は1となシ、また、デバッグファンクショ
ン信号76はo1デバッグモードビット101はOのた
め、モードファンクション不一致信号105は0となシ
、従ってアクセスエラー信号91は0となる。従って、
このときはCPUIよシブバッグモード共有メモリの当
該アドレスへの読み書きアクセスは実施される。一方、
デバッグモード共有メモリのメモリ制御装置6内のファ
ンクションチェック装置84では、物理アドレス88の
値が境界レジスタ102の直よ如大きいため、境界オー
バー信号106は1となシ、また、デバッグファンクシ
ョン18号76Fio、デバッグモードピッ)101は
lのため、モードファンクション不一致信号105は1
となシ、従って、アクセスエラ−1d号91は1となる
。従って、CPUIよシブバッグモード共有メモリの当
該アドレスへの読み書きアクセスは実施されない。
クセスがあったとき、オンラインモード共有メモリのメ
モリ制御装置6内のファンクションチェック装置84で
は、物理アドレス88の値(21) が境界レジスタ102の値よシ大きいため、境界オーバ
ー信号106は1となシ、また、デバッグファンクショ
ン信号76はo1デバッグモードビット101はOのた
め、モードファンクション不一致信号105は0となシ
、従ってアクセスエラー信号91は0となる。従って、
このときはCPUIよシブバッグモード共有メモリの当
該アドレスへの読み書きアクセスは実施される。一方、
デバッグモード共有メモリのメモリ制御装置6内のファ
ンクションチェック装置84では、物理アドレス88の
値が境界レジスタ102の直よ如大きいため、境界オー
バー信号106は1となシ、また、デバッグファンクシ
ョン18号76Fio、デバッグモードピッ)101は
lのため、モードファンクション不一致信号105は1
となシ、従って、アクセスエラ−1d号91は1となる
。従って、CPUIよシブバッグモード共有メモリの当
該アドレスへの読み書きアクセスは実施されない。
同様にして、CPU2よシ、境界アドレス以上のアドレ
スへアクセスがあったとき、デバッグモC22) −ド共有メモリの当該アドレスへのアクセスハ実施され
るが、オンライン共有メモリの当該アドレスへのアクセ
スは実施されない。
スへアクセスがあったとき、デバッグモC22) −ド共有メモリの当該アドレスへのアクセスハ実施され
るが、オンライン共有メモリの当該アドレスへのアクセ
スは実施されない。
以上のようにして、境界アドレス以下のオペレーティン
グシステムプログラム匣用エリアは、CPUI、CPU
2とが共にアクセスでき、境界アドレス以上のアプリケ
ーションプログラム使用エリアは、オンライン運転のC
PUIがオンラインモード共有メモリのみアクセスでき
、デバッグ運転のCPU2がデバッグモード共有メモリ
のみアクセスできる。なお、プログラムデバッグが終了
すると、デバッグモード共有メモリのデバッグモードビ
ット101をOとして、オンラインモード共有メモリに
し、別途設けられた何らかのコピ一手段によp1既オン
ラインモード共有メモリの内容を新しくオンラインモー
ドとなった共有メモリにコピーし、全アドレスにわたっ
て二重化された共有メモリとして使用する。また、CP
U2の全ページアドレスに対応するデバッグビット54
tl−Oに書き換え、CPU2もオンライン運転を行(
23) う。
グシステムプログラム匣用エリアは、CPUI、CPU
2とが共にアクセスでき、境界アドレス以上のアプリケ
ーションプログラム使用エリアは、オンライン運転のC
PUIがオンラインモード共有メモリのみアクセスでき
、デバッグ運転のCPU2がデバッグモード共有メモリ
のみアクセスできる。なお、プログラムデバッグが終了
すると、デバッグモード共有メモリのデバッグモードビ
ット101をOとして、オンラインモード共有メモリに
し、別途設けられた何らかのコピ一手段によp1既オン
ラインモード共有メモリの内容を新しくオンラインモー
ドとなった共有メモリにコピーし、全アドレスにわたっ
て二重化された共有メモリとして使用する。また、CP
U2の全ページアドレスに対応するデバッグビット54
tl−Oに書き換え、CPU2もオンライン運転を行(
23) う。
第9図は、他の使用例を示したものである。オンライン
運転のCP U 1ば、全仮想アドレスVAについてオ
ンラインアクセス、デバッグ運転のCPU2は、全物理
アドレスをカバーする分はデバッグアクセスとし、それ
以外に、分離されたオンラインエリアをカバーする分を
オンラインアクセスとし、かつ後者の仮想アドレスVA
がオンラインエリアの物理アドレスに対応するようにし
たものである。この使用列では第8図で説明したデバッ
グ上の利点に加え、更に、オンラインCPUが処理し、
オンラインエリア上に作っているプラント情@等をとり
こむことができる。このため、デバッグプログラムがオ
ンラインCPUのプログラムと同一の入力をとりこみ、
同一の出力を川すかどうかをチェックしたシ、双方の出
力を比較し、その相関をチェックすることができ、デバ
ッグの完成度を高めることができる。また、デバッグC
PUのアクセスするオンラインエリアに対応する書込み
禁止ビラトラオンすることによシ、この(24) エリアは誉き込み禁止となp1デバッグ中のアプリケー
ションプログラムによりオンラインエリアを破壊する危
険を容易に回避できる。
運転のCP U 1ば、全仮想アドレスVAについてオ
ンラインアクセス、デバッグ運転のCPU2は、全物理
アドレスをカバーする分はデバッグアクセスとし、それ
以外に、分離されたオンラインエリアをカバーする分を
オンラインアクセスとし、かつ後者の仮想アドレスVA
がオンラインエリアの物理アドレスに対応するようにし
たものである。この使用列では第8図で説明したデバッ
グ上の利点に加え、更に、オンラインCPUが処理し、
オンラインエリア上に作っているプラント情@等をとり
こむことができる。このため、デバッグプログラムがオ
ンラインCPUのプログラムと同一の入力をとりこみ、
同一の出力を川すかどうかをチェックしたシ、双方の出
力を比較し、その相関をチェックすることができ、デバ
ッグの完成度を高めることができる。また、デバッグC
PUのアクセスするオンラインエリアに対応する書込み
禁止ビラトラオンすることによシ、この(24) エリアは誉き込み禁止となp1デバッグ中のアプリケー
ションプログラムによりオンラインエリアを破壊する危
険を容易に回避できる。
第9図の使用例について、以下、詳細動作説明を行う。
オンライン運転のCPUIについて、共有メモリ接続機
$8内のアドレス変換装置26(第3図)に関し、仮想
アドレス−物理アドレスとしたときにその物理アドレス
が実在する全てのページアドレス51に対応して、有効
ビット53を1、デバッグビットt−01及び書込み禁
止ピッ)56’i0に設定し、またフレームアドレス5
5を、フレームアドレス−ベージアドレスとなるように
設定する。本設定はCPUIの立上げ時に行われる。こ
のように設定することにより、CPU1の共有メモリ接
続機構8よシ出力される共有メモリアクセスは、全仮想
アドレス21 (VA)に対し、デバッグファンクショ
ン信号30が0、物理アドレス31は仮想アドレス21
と同じとなる。
$8内のアドレス変換装置26(第3図)に関し、仮想
アドレス−物理アドレスとしたときにその物理アドレス
が実在する全てのページアドレス51に対応して、有効
ビット53を1、デバッグビットt−01及び書込み禁
止ピッ)56’i0に設定し、またフレームアドレス5
5を、フレームアドレス−ベージアドレスとなるように
設定する。本設定はCPUIの立上げ時に行われる。こ
のように設定することにより、CPU1の共有メモリ接
続機構8よシ出力される共有メモリアクセスは、全仮想
アドレス21 (VA)に対し、デバッグファンクショ
ン信号30が0、物理アドレス31は仮想アドレス21
と同じとなる。
一方、デバッグ運転のCPU2については、共有メモリ
接続機構8内のアドレス変換装置26に関(5) し、仮想アドレス−物理アドレスとしたときにその物理
アドレスが実在する全てのページアドレス511C対応
して、有効ビット53を1、デバッグビット54を1、
及び書込み禁止ピッ) 56i0ニ設定シ、マたフレー
ムアドレス55をフレームアドレス−ページアドレスと
なるように設定する。
接続機構8内のアドレス変換装置26に関(5) し、仮想アドレス−物理アドレスとしたときにその物理
アドレスが実在する全てのページアドレス511C対応
して、有効ビット53を1、デバッグビット54を1、
及び書込み禁止ピッ) 56i0ニ設定シ、マたフレー
ムアドレス55をフレームアドレス−ページアドレスと
なるように設定する。
更に、仮想アドレス−物理アドレスとしたとき、その物
理アドレスが実在しないページアドレスの中から、アプ
リケーションプログラムが使用する物理アドレスを全て
包含する容量分のページアドレスに関し、有効ビット5
3i1、デバッグビットを01及び書込み禁止ビット5
6を1に設定し、またフレームアドレス55を、該ペー
ジアドレスがアプリケーションプログラムが使用する物
理アドレスのフレームアドレスに対応するように設定す
る。これらの設定はCPU2の立上げ時に行われる。こ
のように設定することにより、CPU2の共有メモリ接
続機構8よシ出力される共有メモリアクセスは、実在物
理アドレスの範囲でアクセスするとデバッグファンクシ
ョン信号30が11C26) 物理アドレス31は仮想アドレス21と同じとなシ、実
在アドレス範囲外の、前記アプリケーションプログラム
の使用するエリアに対応せしめた仮想アドレスをアクセ
スすると、デバッグファンクシ1ン信号30が0、物理
アドレス31は、前記アプリケーションプログラムの使
用する物理アドレスとなる。しかも、後者のアクセスは
、読出しのみ可能である。なお、共有メモリ側の境界レ
ジスタ102 (第6図) 、デバッグモードビット1
01の設定の説明については、第8図の説明と全く同一
であるため、省略する。
理アドレスが実在しないページアドレスの中から、アプ
リケーションプログラムが使用する物理アドレスを全て
包含する容量分のページアドレスに関し、有効ビット5
3i1、デバッグビットを01及び書込み禁止ビット5
6を1に設定し、またフレームアドレス55を、該ペー
ジアドレスがアプリケーションプログラムが使用する物
理アドレスのフレームアドレスに対応するように設定す
る。これらの設定はCPU2の立上げ時に行われる。こ
のように設定することにより、CPU2の共有メモリ接
続機構8よシ出力される共有メモリアクセスは、実在物
理アドレスの範囲でアクセスするとデバッグファンクシ
ョン信号30が11C26) 物理アドレス31は仮想アドレス21と同じとなシ、実
在アドレス範囲外の、前記アプリケーションプログラム
の使用するエリアに対応せしめた仮想アドレスをアクセ
スすると、デバッグファンクシ1ン信号30が0、物理
アドレス31は、前記アプリケーションプログラムの使
用する物理アドレスとなる。しかも、後者のアクセスは
、読出しのみ可能である。なお、共有メモリ側の境界レ
ジスタ102 (第6図) 、デバッグモードビット1
01の設定の説明については、第8図の説明と全く同一
であるため、省略する。
第10図は、他の使用例を示したものである。
オンライン運転の0PUIは、全仮想アドレスVAにつ
−てオンラインアクセス、デバッグ運転のCPU2は、
アプリケーションエリアの一部をオンラインアクセスか
つそのエリアについては書込み禁止ビットをオンとし、
残りのエリアについてはデバッグアクセスとしたもので
ある。この使用例では、デバッグプログラムが、オンラ
インCPUが処理しオンラインエリア上に作ってhるC
27) プラント情報を直接用いて処理できる。そのエリアに書
込むプログラム、即ちプラント情報をとシこむプログラ
ムのデバッグは、本方法では不可であるが、それ以外の
多くのプログラムのデバッグを、オンライン稼動状態と
全く同じ状態で行うことができる。
−てオンラインアクセス、デバッグ運転のCPU2は、
アプリケーションエリアの一部をオンラインアクセスか
つそのエリアについては書込み禁止ビットをオンとし、
残りのエリアについてはデバッグアクセスとしたもので
ある。この使用例では、デバッグプログラムが、オンラ
インCPUが処理しオンラインエリア上に作ってhるC
27) プラント情報を直接用いて処理できる。そのエリアに書
込むプログラム、即ちプラント情報をとシこむプログラ
ムのデバッグは、本方法では不可であるが、それ以外の
多くのプログラムのデバッグを、オンライン稼動状態と
全く同じ状態で行うことができる。
第10図の使用列について、以下、1測動作説明を行う
。オンライン運転のCPUIについて、共有メモリ接続
機構8内のアドレス変換装置26(第3図)に関し、全
てのページアドレス51に対応して、有効ビット53を
1、デバッグビットを01及び書込み禁止ビット56を
0に設定し、またフレームアドレス55を、フレームア
ドレス=ベージアドレスとなるように設定する。本設定
はCPUIの立上げ時に行われる。このように設定する
ことによ、9、CPUIの共有メモリ接続機構8よ多出
力される共有メモリアクセスは、全仮想アドレス21(
VA)に対し、デバッグファンクション信号30が0、
物理アドレス31は仮想アドレス21と同じとなる。一
方、デバッグ運転(28) のCPU2については、共有メモリ接続桟HS内のアド
レス変換機構26(第3図)に関し、全ベージアドレス
についてフレームアドレス55をフレームアドレス=ベ
ージアドレスとなるように設定し、キベレーティングシ
ステム使用エリア及ヒデバッグするアプリケーションプ
ログラムの書込むエリアにつhて、有効ビット53t−
1、デバッグビットを1、及び書込み禁止ビット56を
0に設定し、また、アプリケーションプログラムの読出
すエリアでオンラインCPU側の情報を読みたいエリア
について、有効ピッ) 53’t−x、デバッグビット
を0、及び書込み禁止ビット56を1に設定する。本設
定はCPU2の立上げ時に行われる。このように設定す
ることによ!11、CPU2の共有メモリ接続機構8よ
多出力される共有メモリアクセスは、全仮想アドレス2
1vA)に対し、物理アドレス31は仮想アドレス21
と同じで、オンラインCPU側の情報を使用したいエリ
アのみデバッグファンクション信号30が0でかつ読出
しのみ可能であシ、その他のエリアは、デバッC29) グファンクション信号30が1となる。
。オンライン運転のCPUIについて、共有メモリ接続
機構8内のアドレス変換装置26(第3図)に関し、全
てのページアドレス51に対応して、有効ビット53を
1、デバッグビットを01及び書込み禁止ビット56を
0に設定し、またフレームアドレス55を、フレームア
ドレス=ベージアドレスとなるように設定する。本設定
はCPUIの立上げ時に行われる。このように設定する
ことによ、9、CPUIの共有メモリ接続機構8よ多出
力される共有メモリアクセスは、全仮想アドレス21(
VA)に対し、デバッグファンクション信号30が0、
物理アドレス31は仮想アドレス21と同じとなる。一
方、デバッグ運転(28) のCPU2については、共有メモリ接続桟HS内のアド
レス変換機構26(第3図)に関し、全ベージアドレス
についてフレームアドレス55をフレームアドレス=ベ
ージアドレスとなるように設定し、キベレーティングシ
ステム使用エリア及ヒデバッグするアプリケーションプ
ログラムの書込むエリアにつhて、有効ビット53t−
1、デバッグビットを1、及び書込み禁止ビット56を
0に設定し、また、アプリケーションプログラムの読出
すエリアでオンラインCPU側の情報を読みたいエリア
について、有効ピッ) 53’t−x、デバッグビット
を0、及び書込み禁止ビット56を1に設定する。本設
定はCPU2の立上げ時に行われる。このように設定す
ることによ!11、CPU2の共有メモリ接続機構8よ
多出力される共有メモリアクセスは、全仮想アドレス2
1vA)に対し、物理アドレス31は仮想アドレス21
と同じで、オンラインCPU側の情報を使用したいエリ
アのみデバッグファンクション信号30が0でかつ読出
しのみ可能であシ、その他のエリアは、デバッC29) グファンクション信号30が1となる。
以上が本発明の使用例とその効果である。これらの使用
例では、CPU2台系としたが、3台以上の場合にも、
オンラインCP U群(!:デバッグCPU群の2群に
分けることにより、全く同様の使用方法が可能であるこ
とは明らかである。
例では、CPU2台系としたが、3台以上の場合にも、
オンラインCP U群(!:デバッグCPU群の2群に
分けることにより、全く同様の使用方法が可能であるこ
とは明らかである。
以上の説明から明らかなように、本発明によれば、二重
化共有メモリの部分分離化にょシ、オンラインCPUの
使用エリアをデバッグCPUのデバッグ中プログラムか
ら防護し、かつオペレーティ/fシスfムの使用するオ
ンラインCPU、デバッグCPU間の共通エリアを確床
し、かつデバッグCPUからのオンラインCPUの専用
エリアをのぞき見ることを容易に実現でき、オンライン
運転中のデバッグの安全性の確保と、デバッグの完成度
向上という効果がある。
化共有メモリの部分分離化にょシ、オンラインCPUの
使用エリアをデバッグCPUのデバッグ中プログラムか
ら防護し、かつオペレーティ/fシスfムの使用するオ
ンラインCPU、デバッグCPU間の共通エリアを確床
し、かつデバッグCPUからのオンラインCPUの専用
エリアをのぞき見ることを容易に実現でき、オンライン
運転中のデバッグの安全性の確保と、デバッグの完成度
向上という効果がある。
第1図は本発明の前提となるマルチコンピュータシステ
ムの構成例を示す図、第2図〜第6図は本発明の方法を
実現するための実施例を示す図、(ao) 第7図〜第10図は本発明の実施例の使用例を示す図で
ある。 IA、IB・・・共有メモリ、2A、2B・・・CPU
。 5・・・メモリ本体、6・・・メモリ制御装置、7・・
・CPU接続機構、8・・・共有メモリ接続機構、9・
・・処理装置、21・・・仮想アドレス、26・・・ア
ドレス変換装置、30・・・デバッグファンクション信
号、31・・・物理アドレス、39・・・誉込み禁止信
号、54・・・デバッグビット、55・・・フレームア
ドレス、56・・・書込み禁止ビット、76・・・デバ
ッグファンクション信号、77・・・物理アドレス、8
4・・・ファンクションチェックRfM、101・・・
デバッグモードビット、102・・・境界レジスタ、1
0!3,104・・・比較器、107・・・アンドゲー
ト。 代理人 弁理士 秋本正実 (31) 形10 、裏Z図 デ IA (BI3囚 第4囚 3 第15巳。 :1ξ 乙 レフ 迄 に 對 $7目 R 察9 区 ≠10圀 cpび//F/すEA (/?Eso θIとに)
ムの構成例を示す図、第2図〜第6図は本発明の方法を
実現するための実施例を示す図、(ao) 第7図〜第10図は本発明の実施例の使用例を示す図で
ある。 IA、IB・・・共有メモリ、2A、2B・・・CPU
。 5・・・メモリ本体、6・・・メモリ制御装置、7・・
・CPU接続機構、8・・・共有メモリ接続機構、9・
・・処理装置、21・・・仮想アドレス、26・・・ア
ドレス変換装置、30・・・デバッグファンクション信
号、31・・・物理アドレス、39・・・誉込み禁止信
号、54・・・デバッグビット、55・・・フレームア
ドレス、56・・・書込み禁止ビット、76・・・デバ
ッグファンクション信号、77・・・物理アドレス、8
4・・・ファンクションチェックRfM、101・・・
デバッグモードビット、102・・・境界レジスタ、1
0!3,104・・・比較器、107・・・アンドゲー
ト。 代理人 弁理士 秋本正実 (31) 形10 、裏Z図 デ IA (BI3囚 第4囚 3 第15巳。 :1ξ 乙 レフ 迄 に 對 $7目 R 察9 区 ≠10圀 cpび//F/すEA (/?Eso θIとに)
Claims (1)
- 【特許請求の範囲】 1、二重化された共有メモリを共有する処理装置の各々
に、該各々の処理装置が使用する仮想アドレスを複数個
に分割したアドレス群毎に設定可能なオンラインアクセ
スかデバッグアクセスかを示すアクセスモード設定手段
を有せしめ、一方上記二重化共有メモリの各々に、その
メモリがオンラインモードかデパックモードかを示すフ
ァンクシ* y モー )” f 設定可能なファンク
ションモード設定手段を有せしめるとともに、上記処理
装置の任意の1つから上記二重化共有メモリへのアクセ
ス時には、該アクセスのアドレスが属する上記アドレス
群に対応して設定されたアクセスモードが、オンライン
アクセスの時はオンラインモードが設定された共有メモ
リへのみアクセス可能であ夛デバッグアクセスの時はデ
バッグモードが設定された共有メモリへのみアクセス可
能となるようにしたことを特徴とする二重化共有メモリ
制御方法。 2、前記二重化共有メモリの各々に、特定アドレス範囲
を設定町目眩なアドレス範囲設定手段を有せしめるとと
もに、前記処理装置の任意の1つからのアクセス時に該
アクセスされるアドレスが上記付定アドレス範囲であれ
ば、共有メモリに設定されたファンクションモードの内
容に関係なく前記オンラインアクセスでもデバッグアク
セスでもアクセスqNQとなるようにしたことを特徴と
する特許請求の範囲第1項記載の二重化共有メモリ制御
方法。 3、前記処理装置の各々に、前記アドレス群毎に共有メ
モリへの膏込み禁止情報を設定0]′能な書込み禁止情
報設定手段を有せしめるとともに、上6C誓込み禁止情
報が設定された時には共Mメモリ上の該尚アドレスへの
簀込みを禁止する機#IIを備えたことを特徴とする特
許請求の範囲第1項及び第2項記載の二重化共有メモリ
制御方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57122151A JPS5914062A (ja) | 1982-07-15 | 1982-07-15 | 二重化共有メモリ制御方法 |
EP83106889A EP0099125B1 (en) | 1982-07-15 | 1983-07-13 | Multicomputer system having dual common memories |
DE8383106889T DE3382041D1 (de) | 1982-07-15 | 1983-07-13 | Mehrrechner-system mit zweifach gemeinsamen speichern. |
US07/030,266 US4783731A (en) | 1982-07-15 | 1987-03-24 | Multicomputer system having dual common memories |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57122151A JPS5914062A (ja) | 1982-07-15 | 1982-07-15 | 二重化共有メモリ制御方法 |
Publications (2)
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JPH041374B2 JPH041374B2 (ja) | 1992-01-10 |
Family
ID=14828862
Family Applications (1)
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JP57122151A Granted JPS5914062A (ja) | 1982-07-15 | 1982-07-15 | 二重化共有メモリ制御方法 |
Country Status (4)
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