JPH0772882B2 - 共通メモリ保護方式 - Google Patents
共通メモリ保護方式Info
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- JPH0772882B2 JPH0772882B2 JP61313531A JP31353186A JPH0772882B2 JP H0772882 B2 JPH0772882 B2 JP H0772882B2 JP 61313531 A JP61313531 A JP 61313531A JP 31353186 A JP31353186 A JP 31353186A JP H0772882 B2 JPH0772882 B2 JP H0772882B2
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- Japan
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- common memory
- memory
- common
- transfer
- protection
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/468—Specific access rights for resources, e.g. using capability register
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔概要〕 複数のプロセッサが，自身の主メモリに対するものと同
じアクセス命令を用いてアクセスできる共通メモリにつ
いて保護領域を設け、主メモリと共通メモリとの間のDM
A転送によるもの以外は禁止するデータアクセス制限を
設け、簡易な記憶保護を行う。
じアクセス命令を用いてアクセスできる共通メモリにつ
いて保護領域を設け、主メモリと共通メモリとの間のDM
A転送によるもの以外は禁止するデータアクセス制限を
設け、簡易な記憶保護を行う。
本発明は，メモリ保護方式に関するものであり，特に共
通メモリを介して結合された二重化システムにおける共
通メモリの保護方式に関する。
通メモリを介して結合された二重化システムにおける共
通メモリの保護方式に関する。
共通メモリをもつ従来の二重化システムの１例を第３図
に示す。
に示す。
第３図のシステムは,0系と１系の２つのシステムが，共
通メモリを介して結合された２重化システムを構成して
おり，たとえば各系を二重並列運転とするか，あるいは
一方の系が運転中他方系は待機（スタンバイ）とし，運
転中１つの系に障害が起きたとしても，他方の正常な系
が実行を継続することにより，全面的なシステムダウン
を回避し，システムの信頼性が高められるものである。
通メモリを介して結合された２重化システムを構成して
おり，たとえば各系を二重並列運転とするか，あるいは
一方の系が運転中他方系は待機（スタンバイ）とし，運
転中１つの系に障害が起きたとしても，他方の正常な系
が実行を継続することにより，全面的なシステムダウン
を回避し，システムの信頼性が高められるものである。
図中,1,2はCPU,3,4はバス,5,6は主メモリ、７は共通メ
モリ、7a−0,7a−１は共通メモリ制御アダプタ、8,9はC
HU（チャネル装置）,8a,9aはI/O装置である。
モリ、7a−0,7a−１は共通メモリ制御アダプタ、8,9はC
HU（チャネル装置）,8a,9aはI/O装置である。
第４図は，二重化システムの各系のメモリのアドレス空
間の構成を例示したものである。図示のように,0系と１
系の各アドレス空間において，主メモリ領域と共通メモ
リ領域とがそれぞれ割り付けられており，各系のCPUあ
るいはCHUは，それぞれの主メモリ領域と共通メモリ領
域とを同様にアクセスすることができる。
間の構成を例示したものである。図示のように,0系と１
系の各アドレス空間において，主メモリ領域と共通メモ
リ領域とがそれぞれ割り付けられており，各系のCPUあ
るいはCHUは，それぞれの主メモリ領域と共通メモリ領
域とを同様にアクセスすることができる。
０系の共通メモリ領域と１系の共通メモリ領域とは，物
理的には２つのポートをもつ１つの共通メモリ７上に存
在する。
理的には２つのポートをもつ１つの共通メモリ７上に存
在する。
これにより０系と１系との間のデータ転送が共通メモリ
７を介して可能となる。
７を介して可能となる。
一般に，主メモリに対するアクセスは，少量のデータの
場合には主メモリ参照命令（READ/WRITE）を発行して行
い（プログラムモードという），また多量のデータの場
合には,DMAにより行われる（DMAモードという）。
場合には主メモリ参照命令（READ/WRITE）を発行して行
い（プログラムモードという），また多量のデータの場
合には,DMAにより行われる（DMAモードという）。
共通メモリに対するアクセスも，プログラムモードとDM
Aモードとで可能にされる。
Aモードとで可能にされる。
プログラムモードでは，各系におけるCPUが主命令参照
命令（READ/WRITE）を発行して，共通メモリを参照する
ものである。他方,DMAモードでは，各系で共通メモリあ
るいはCHUに対して起動コマンドを発行し，共通メモリ
を起動した場合には，共通メモリのDMA制御機能が共通
メモリと主メモリとの間でDMA転送を実行し，またCHUを
起動した場合には,CHUが共通メモリとI/O装置との間で,
DMA転送を実行する。ところで共通メモリは，たとえば
二重化システムの場合，系間での制御情報の転送に使用
されるなど，重要なデータを引き渡すための中継手段と
して用いられるため，何らかの保護が必要である。しか
し，現状では，主メモリと同じ記憶保護方式をとるか，
あるいは全く保護していないかのどちらかとなってい
る。
命令（READ/WRITE）を発行して，共通メモリを参照する
ものである。他方,DMAモードでは，各系で共通メモリあ
るいはCHUに対して起動コマンドを発行し，共通メモリ
を起動した場合には，共通メモリのDMA制御機能が共通
メモリと主メモリとの間でDMA転送を実行し，またCHUを
起動した場合には,CHUが共通メモリとI/O装置との間で,
DMA転送を実行する。ところで共通メモリは，たとえば
二重化システムの場合，系間での制御情報の転送に使用
されるなど，重要なデータを引き渡すための中継手段と
して用いられるため，何らかの保護が必要である。しか
し，現状では，主メモリと同じ記憶保護方式をとるか，
あるいは全く保護していないかのどちらかとなってい
る。
主メモリと共通メモリとは，二重化システムの各系のア
ドレス空間の中で，異なるアドレス領域に割り付けら
れ，同じレベルのアドレスを用いてアクセスされる。
ドレス空間の中で，異なるアドレス領域に割り付けら
れ，同じレベルのアドレスを用いてアクセスされる。
そのため，共通メモリに主メモリと同じ記憶保護方式，
たとえばキー保護方式を適用した場合，ハードウェアの
増加量はかなり大幅となり，またソフトウェアの負担も
重くなってコストが上昇するという欠点があった。
たとえばキー保護方式を適用した場合，ハードウェアの
増加量はかなり大幅となり，またソフトウェアの負担も
重くなってコストが上昇するという欠点があった。
他方，共通メモリのアクセス権は，利用者に丸ごと提供
されることが多く，これは二重化システムのような特定
の個別システムで多く見られるものである。したがっ
て,OSに共通メモリの記憶保護機能をもたせるよりは，
記憶保護なしの裸の形で提供する方が，個別システムの
開発において柔軟性が得られ，そのような観点に立った
場合には，共通メモリの保護を行わないのが望ましい。
されることが多く，これは二重化システムのような特定
の個別システムで多く見られるものである。したがっ
て,OSに共通メモリの記憶保護機能をもたせるよりは，
記憶保護なしの裸の形で提供する方が，個別システムの
開発において柔軟性が得られ，そのような観点に立った
場合には，共通メモリの保護を行わないのが望ましい。
このため，共通メモリの保護の必要性がありながら，従
来は低コストかつ適切な形の記憶保護機能を提供できて
いないという問題があった。
来は低コストかつ適切な形の記憶保護機能を提供できて
いないという問題があった。
一般に系間で転送されるデータは，二重化システムにお
ける同期化のための状態情報のように特に重要なデータ
である場合が多く，またそれらのデータは，比較的量が
多いから主メモリ−共通メモリ間のDMA転送を利用する
のが普通である。本発明は，このような場合に記憶保護
を，限定することにより簡単なハードウェア回路で実現
している。
ける同期化のための状態情報のように特に重要なデータ
である場合が多く，またそれらのデータは，比較的量が
多いから主メモリ−共通メモリ間のDMA転送を利用する
のが普通である。本発明は，このような場合に記憶保護
を，限定することにより簡単なハードウェア回路で実現
している。
そのため，共通メモリに記憶保護が付いた領域と記憶保
護なしの領域とを設け，記憶保護が付いた領域について
は，主メモリからのDMA転送によるアクセスのみを許可
する記憶保護を行い，その記憶保護機能は,OSによらず
にハードウェア回路により提供するものである。
護なしの領域とを設け，記憶保護が付いた領域について
は，主メモリからのDMA転送によるアクセスのみを許可
する記憶保護を行い，その記憶保護機能は,OSによらず
にハードウェア回路により提供するものである。
第１図により，本発明の原理的構成を説明する。
第１図において， 11は，主メモリである。
12は，共通メモリである。
12aは，共通メモリ12内に設定された保護領域である。
13は，共通メモリ制御アダプタであり，プログラムモー
ド制御，主メモリ−共通メモリ間DMA制御，共通メモリ
記憶保護の各機能をもつ。
ド制御，主メモリ−共通メモリ間DMA制御，共通メモリ
記憶保護の各機能をもつ。
14は，アドレスおよび書き込みあるいは読み出しデータ
の転送回路である。
の転送回路である。
15は，共通メモリ記憶保護回路であり、アクセスアドレ
スが保護領域12a内にあるか否かの検出と，そのアクセ
スが主メモリ−共通メモリ間DMA以外によるものか否か
を検出し，両条件がともに成立している場合に，転送回
路14の転送動作を禁止する。
スが保護領域12a内にあるか否かの検出と，そのアクセ
スが主メモリ−共通メモリ間DMA以外によるものか否か
を検出し，両条件がともに成立している場合に，転送回
路14の転送動作を禁止する。
図示されていないCPUは，プログラムモード時に，主メ
モリあるいは共通メモリに対し，主メモリ参照命令を用
いて同じようにアクセス要求することができる。
モリあるいは共通メモリに対し，主メモリ参照命令を用
いて同じようにアクセス要求することができる。
第１図に示されている本発明の構成によれば，共通メモ
リ12の記憶保護は，共通メモリ12上に設定された保護領
域12aのみに限定して行い，その領域に対しては，主メ
モリ−共通メモリ間DMAによるアクセス以外のアクセス
を全て禁止し，それ以外の領域については，自由アクセ
スを認めるようにされる。
リ12の記憶保護は，共通メモリ12上に設定された保護領
域12aのみに限定して行い，その領域に対しては，主メ
モリ−共通メモリ間DMAによるアクセス以外のアクセス
を全て禁止し，それ以外の領域については，自由アクセ
スを認めるようにされる。
共通メモリ制御アダプタ13の共通メモリ記憶保護回路15
は，アクセスアドレスが保護領域12aの範囲内に入るも
のかどうかを，保護領域アドレスと比較して判定し，も
しもアクセスアドレスが保護領域12aの範囲内に入る場
合，それが共通メモリ制御アダプタ13に対する主メモリ
−共通メモリ間DMAコマンドに基づくアクセスである場
合を除き，禁止する。
は，アクセスアドレスが保護領域12aの範囲内に入るも
のかどうかを，保護領域アドレスと比較して判定し，も
しもアクセスアドレスが保護領域12aの範囲内に入る場
合，それが共通メモリ制御アダプタ13に対する主メモリ
−共通メモリ間DMAコマンドに基づくアクセスである場
合を除き，禁止する。
すなわち，プログラムモードによるCPUからのアクセ
スアドレスが，プログラムの暴走やバグにより保護領域
12a内を指している場合，転送禁止指示信号を転送回路1
4へ送り，そのアクセスアドレスおよびデータを転送回
路14で阻止し，共通メモリ12へは渡さない。すなわちア
クセスを禁止する。
スアドレスが，プログラムの暴走やバグにより保護領域
12a内を指している場合，転送禁止指示信号を転送回路1
4へ送り，そのアクセスアドレスおよびデータを転送回
路14で阻止し，共通メモリ12へは渡さない。すなわちア
クセスを禁止する。
同じくアクセスアドレスが保護領域12aに入る場合で
あって，そのアクセスがDMAモードによるアクセスであ
った場合には，それがCPUからのコマンド指示に基づく
主メモリ−共通メモリ間のDMA転送でない限り，そのア
クセスアドレスおよびデータを転送回路14で阻止する。
あって，そのアクセスがDMAモードによるアクセスであ
った場合には，それがCPUからのコマンド指示に基づく
主メモリ−共通メモリ間のDMA転送でない限り，そのア
クセスアドレスおよびデータを転送回路14で阻止する。
第２図に，本発明の１実施例の構成を示す。
第２図において,10は主メモリ,12は共通メモリ,12aは保
護領域,13は共通メモリ制御アダプタ,14は転送回路,15
は共通メモリ記憶保護回路,16はコマンド制御回路,17は
DMA制御回路,18はプログラムモード制御回路,19は保護
領域検出回路,20はインバータ,21および22はAND回路,23
はOR回路,24はCPU,25はバスである。
護領域,13は共通メモリ制御アダプタ,14は転送回路,15
は共通メモリ記憶保護回路,16はコマンド制御回路,17は
DMA制御回路,18はプログラムモード制御回路,19は保護
領域検出回路,20はインバータ,21および22はAND回路,23
はOR回路,24はCPU,25はバスである。
コマンド制御回路16は,CPU24から共通メモリ制御アダプ
タ13に対するDMAのコマンド指示があったとき，それに
応答して，主メモリ−共通メモリDMA転送制御をDMA制御
回路17に指示する。またコマンド実行中は，コマンド実
行中信号（オン）を出力する。
タ13に対するDMAのコマンド指示があったとき，それに
応答して，主メモリ−共通メモリDMA転送制御をDMA制御
回路17に指示する。またコマンド実行中は，コマンド実
行中信号（オン）を出力する。
DMA制御回路17は，主メモリ10と共通メモリ12との間
で，コマンド制御回路16に与えられたコマンド指示によ
る各データ転送領域の先頭アドレスとデータ長とに基づ
いて，通常行われている方法でバス25を専有し，アドレ
スを連続更新しながらDMA転送制御を実行する。またDMA
転送制御実行中は,DMA転送中信号（オン）を出力する。
で，コマンド制御回路16に与えられたコマンド指示によ
る各データ転送領域の先頭アドレスとデータ長とに基づ
いて，通常行われている方法でバス25を専有し，アドレ
スを連続更新しながらDMA転送制御を実行する。またDMA
転送制御実行中は,DMA転送中信号（オン）を出力する。
プログラムモード制御回路18は，プログラムモード時の
CPU24による共通メモリ12のアクセス動作を制御する。
またこの動作中は，転送指示信号（オン）を出力する。
CPU24による共通メモリ12のアクセス動作を制御する。
またこの動作中は，転送指示信号（オン）を出力する。
次に，共通メモリ記憶保護回路15の動作を説明する。保
護領域検出回路19は，バス25から供給される共通メモリ
12へのアクセスアドレスが，保護領域12aの範囲内にあ
るか否かを検出し，範囲内にあるとき，領域検出信号を
AND回路21および22に供給する。
護領域検出回路19は，バス25から供給される共通メモリ
12へのアクセスアドレスが，保護領域12aの範囲内にあ
るか否かを検出し，範囲内にあるとき，領域検出信号を
AND回路21および22に供給する。
AND回路21の他方の入力には，プログラムモード制御回
路18から，プログラムモードによる共通メモリのアクセ
ス動作実行中に出力される転送指示信号が供給されてお
り，両入力がオンのとき，転送禁止指示信号を生成し,O
R回路23を介して転送回路14に印加する。このとき転送
回路14は，バス25と共通メモリ12との間のアドレスおよ
びデータの転送を阻止する。
路18から，プログラムモードによる共通メモリのアクセ
ス動作実行中に出力される転送指示信号が供給されてお
り，両入力がオンのとき，転送禁止指示信号を生成し,O
R回路23を介して転送回路14に印加する。このとき転送
回路14は，バス25と共通メモリ12との間のアドレスおよ
びデータの転送を阻止する。
AND回路22は，上記の領域検出信号がオンで，コマンド
制御回路16がコマンド実行中でなく，出力するコマンド
実行中信号がオフのとき，すなわちインバータ20の出力
がオンのとき，かつDMA制御回路17から出力されるDMA転
送中信号がオンのときに，転送禁止指示信号を生成し,O
R回路23を介して転送回路14に印加し，アドレス，デー
タの転送を阻止させる。
制御回路16がコマンド実行中でなく，出力するコマンド
実行中信号がオフのとき，すなわちインバータ20の出力
がオンのとき，かつDMA制御回路17から出力されるDMA転
送中信号がオンのときに，転送禁止指示信号を生成し,O
R回路23を介して転送回路14に印加し，アドレス，デー
タの転送を阻止させる。
このようにして,AND回路21は，プログラムモード時に共
通メモリ12の保護領域12aをアクセスしようとする要求
に対して，無応答にし，そのアクセス命令を異常終了さ
せる。またAND回路22は,DMAモードによるアクセス要求
が，保護領域12aに対するものであって，かつそれがCPU
からのコマンド指示に基づく主メモリ−共通メモリ間の
DMA転送でない場合には，そのアクセスに無応答とし，
コマンドを異常終了させる。
通メモリ12の保護領域12aをアクセスしようとする要求
に対して，無応答にし，そのアクセス命令を異常終了さ
せる。またAND回路22は,DMAモードによるアクセス要求
が，保護領域12aに対するものであって，かつそれがCPU
からのコマンド指示に基づく主メモリ−共通メモリ間の
DMA転送でない場合には，そのアクセスに無応答とし，
コマンドを異常終了させる。
本発明によれば,OSに依存することなく，極く単純なハ
ードウェア回路の付加によって，二重化システムの共通
メモリに必要最小限の記憶保護を与えることができ，ま
たソフトウェア開発の柔軟性も十分に保持される。
ードウェア回路の付加によって，二重化システムの共通
メモリに必要最小限の記憶保護を与えることができ，ま
たソフトウェア開発の柔軟性も十分に保持される。
このような共通メモリをそなえた二重化システムの利用
者は，一般にかなり高度な技術レベルを持っており，ソ
フトウェア開発において構造的ミスが発生する可能性は
比較的少ないと考えられるから，本発明のような記憶保
護のレベルでも十分に有効に機能することができる。
者は，一般にかなり高度な技術レベルを持っており，ソ
フトウェア開発において構造的ミスが発生する可能性は
比較的少ないと考えられるから，本発明のような記憶保
護のレベルでも十分に有効に機能することができる。
第１図は本発明の原理的構成図，第２図は本発明の実施
例構成図，第３図は共通メモリをもつ従来の二重化シス
テムの構成図，第４図は二重化システムにおけるメモリ
構成図である。 第１図中， 10,11:主メモリ 12:共通メモリ 12a:保護領域 13:共通メモリ制御アダプタ 14:転送回路 15:共通メモリ記憶保護回路
例構成図，第３図は共通メモリをもつ従来の二重化シス
テムの構成図，第４図は二重化システムにおけるメモリ
構成図である。 第１図中， 10,11:主メモリ 12:共通メモリ 12a:保護領域 13:共通メモリ制御アダプタ 14:転送回路 15:共通メモリ記憶保護回路
フロントページの続き (56)参考文献 特開 昭59−2297（ＪＰ，Ａ) 特開 昭61−121146（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主メモリ（10,11）に対するのと同じアク
セス手段によりアクセスされる共通メモリ（12）と、共
通メモリ（12）へのアクセスを制御する共通メモリ制御
アダプタ（13）とをそなえた二重化システムにおいて、 共通メモリ（12）に保護領域（12a）を設けるととも
に、該保護領域（12a）に対するアクセスは、共通メモ
リ制御アダプタ（13）に与えられるDMAコマンド指示に
基づく共通メモリ（12）と主メモリ（10,11）との間のD
MA転送によるもののみを許可するように、共通メモリ制
御アダプタ（13）内でハードウェア回路により記憶保護
制御を行ったことを特徴とする共通メモリ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313531A JPH0772882B2 (ja) | 1986-12-27 | 1986-12-27 | 共通メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313531A JPH0772882B2 (ja) | 1986-12-27 | 1986-12-27 | 共通メモリ保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63165951A JPS63165951A (ja) | 1988-07-09 |
| JPH0772882B2 true JPH0772882B2 (ja) | 1995-08-02 |
Family
ID=18042435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61313531A Expired - Lifetime JPH0772882B2 (ja) | 1986-12-27 | 1986-12-27 | 共通メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772882B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108025685B (zh) | 2015-09-30 | 2020-12-01 | 日立汽车***株式会社 | 车载控制装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592297A (ja) * | 1982-06-28 | 1984-01-07 | Hitachi Ltd | 共有メモリのプロテクシヨン方法 |
| JPS61121146A (ja) * | 1984-11-19 | 1986-06-09 | Hitachi Ltd | メモリプロテクト方式 |
-
1986
- 1986-12-27 JP JP61313531A patent/JPH0772882B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63165951A (ja) | 1988-07-09 |
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