JPH06250933A - 情報処理装置および主記憶装置のアクセス制御方法 - Google Patents
情報処理装置および主記憶装置のアクセス制御方法Info
- Publication number
- JPH06250933A JPH06250933A JP5037136A JP3713693A JPH06250933A JP H06250933 A JPH06250933 A JP H06250933A JP 5037136 A JP5037136 A JP 5037136A JP 3713693 A JP3713693 A JP 3713693A JP H06250933 A JPH06250933 A JP H06250933A
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- Japan
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- storage device
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- storage unit
- memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】情報処理装置の主記憶装置の不良メモリをキャ
ッシュ記憶装置で交替させることにより、経済的に不良
箇所のメモリバックアップを行う。 【構成】中央処理装置1と主記憶装置2とキャッシュ記
憶装置3とを備えてなる情報処理装置において、キャッ
シュ記憶装置3に、主記憶装置2の不良箇所を示すタグ
情報を少なくとも1個以上蓄えるタグ情報記憶部(11a〜
11d)と、このタグ情報記憶部に対応するデータ記憶部(1
2a〜12d)とを備え、中央処理装置1がメモリアクセス時
のアドレスが不良タグ情報と一致する場合、主記憶装置
1へのメモリアクセスを実行せず、タグ情報記憶部に対
応して用意されたデータ記憶部にメモリアクセスを行
う。
ッシュ記憶装置で交替させることにより、経済的に不良
箇所のメモリバックアップを行う。 【構成】中央処理装置1と主記憶装置2とキャッシュ記
憶装置3とを備えてなる情報処理装置において、キャッ
シュ記憶装置3に、主記憶装置2の不良箇所を示すタグ
情報を少なくとも1個以上蓄えるタグ情報記憶部(11a〜
11d)と、このタグ情報記憶部に対応するデータ記憶部(1
2a〜12d)とを備え、中央処理装置1がメモリアクセス時
のアドレスが不良タグ情報と一致する場合、主記憶装置
1へのメモリアクセスを実行せず、タグ情報記憶部に対
応して用意されたデータ記憶部にメモリアクセスを行
う。
Description
【0001】
【産業上の利用分野】本発明は、コンピュータなどに用
いられる主記憶装置にメモリ故障が発生したとき、この
不良箇所を交替する機能を備えた情報処理装置および主
記憶装置のアクセス制御方法に関する。
いられる主記憶装置にメモリ故障が発生したとき、この
不良箇所を交替する機能を備えた情報処理装置および主
記憶装置のアクセス制御方法に関する。
【0002】
【従来の技術】近年のコンピュータの回路構成は大規模
集積化(LSI) が進み、部品点数が減少している。一方、
アプリケーションプログラムが必要とするメモリ容量は
急速に増加しており、メモリの集積度向上が必ずしもこ
れに追いついてはいない。このため、装置の全部品点数
の中で、メモリICの個数が占める割合が多くなり、部品
故障発生の可能性がメモリ部に集中する傾向がある。
集積化(LSI) が進み、部品点数が減少している。一方、
アプリケーションプログラムが必要とするメモリ容量は
急速に増加しており、メモリの集積度向上が必ずしもこ
れに追いついてはいない。このため、装置の全部品点数
の中で、メモリICの個数が占める割合が多くなり、部品
故障発生の可能性がメモリ部に集中する傾向がある。
【0003】メモリの一過性のエラー(例えば、ソフト
エラー)は誤り訂正符号による修正などで救済できる。
一方、メモリの故障、特にメモリチップ内の一部のセル
の故障ではなく、1メモリチップが動作できなくなるよ
うな故障が発生したときは、システム停止の可能性が高
い。そして、一旦このような故障が発すると、このメモ
リを搭載した基板を交換するまで、システムは稼働不能
となる。このようなシステムの停止を防ぐために、ある
いは、少なくとも長時間のシステム停止を防ぐ手段とし
て、メモリの二重化という方法が採用されてきた。
エラー)は誤り訂正符号による修正などで救済できる。
一方、メモリの故障、特にメモリチップ内の一部のセル
の故障ではなく、1メモリチップが動作できなくなるよ
うな故障が発生したときは、システム停止の可能性が高
い。そして、一旦このような故障が発すると、このメモ
リを搭載した基板を交換するまで、システムは稼働不能
となる。このようなシステムの停止を防ぐために、ある
いは、少なくとも長時間のシステム停止を防ぐ手段とし
て、メモリの二重化という方法が採用されてきた。
【0004】また、メモリ全体を二重化するのではな
く、システムの動作上、特に、重要なプログラムやデー
タが格納されているメモリ領域のみを二重化する方法も
考えられている。
く、システムの動作上、特に、重要なプログラムやデー
タが格納されているメモリ領域のみを二重化する方法も
考えられている。
【0005】
【発明が解決しようとする課題】上述のようにメモリの
全領域を二重する場合は、特に、大容量メモリを使用す
るシステムでは、非常なコストアップとなるとともに、
大きなメモリ搭載スペースも必要となる。同じ時期に複
数のメモリが故障する可能性は極めて小さいにも拘わら
ず、全メモリの故障に備えなければならないため二重化
部分の利用効率も悪い。
全領域を二重する場合は、特に、大容量メモリを使用す
るシステムでは、非常なコストアップとなるとともに、
大きなメモリ搭載スペースも必要となる。同じ時期に複
数のメモリが故障する可能性は極めて小さいにも拘わら
ず、全メモリの故障に備えなければならないため二重化
部分の利用効率も悪い。
【0006】また、一部分の重要なメモリ領域のみを二
重化する方法は、システムが本来有するべき動作が期待
できなくなることもあり、不完全な対策手段である。本
発明は上記の点にかんがみてなされたものであり、その
目的は前記した課題を解決して、情報処理装置に不良メ
モリ交替機能を備えることにより、経済的に不良箇所の
メモリバックアップを行う情報処理装置を提供するこ
と、および情報処理装置に用いられる主記憶装置のアク
セス制御方法を提供することにある。
重化する方法は、システムが本来有するべき動作が期待
できなくなることもあり、不完全な対策手段である。本
発明は上記の点にかんがみてなされたものであり、その
目的は前記した課題を解決して、情報処理装置に不良メ
モリ交替機能を備えることにより、経済的に不良箇所の
メモリバックアップを行う情報処理装置を提供するこ
と、および情報処理装置に用いられる主記憶装置のアク
セス制御方法を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不良メモリ交替機能を備える情報処理装置
は、中央処理装置と主記憶装置とキャッシュ記憶装置と
を備えてなる情報処理装置において、キャッシュ記憶装
置に、主記憶装置の不良箇所を示すタグ情報を少なくと
も1個以上蓄えるタグ情報記憶部と、このタグ情報記憶
部に対応するデータ記憶部とを備え、メモリアクセス要
求時のアドレスが前記タグ情報と一致する場合、主記憶
装置へのメモリアクセスを実行せず、タグ情報記憶部に
対応して用意されたデータ記憶部にメモリアクセスを行
うものとする。
に、本発明の不良メモリ交替機能を備える情報処理装置
は、中央処理装置と主記憶装置とキャッシュ記憶装置と
を備えてなる情報処理装置において、キャッシュ記憶装
置に、主記憶装置の不良箇所を示すタグ情報を少なくと
も1個以上蓄えるタグ情報記憶部と、このタグ情報記憶
部に対応するデータ記憶部とを備え、メモリアクセス要
求時のアドレスが前記タグ情報と一致する場合、主記憶
装置へのメモリアクセスを実行せず、タグ情報記憶部に
対応して用意されたデータ記憶部にメモリアクセスを行
うものとする。
【0008】また、上記構成の情報処理装置に用いられ
る主記憶装置のアクセス制御方法において、キャッシュ
記憶装置に、主記憶装置の不良箇所を示すタグ情報を少
なくとも1個以上蓄えるタグ情報記憶部と、このタグ情
報記憶部に対応するデータ記憶部とを設け、システム立
ち上げ時に、キャッシュ記憶装置のキャッシュ使用指示
信号とタグ情報記憶部のバリッドビットを全て無効と設
定し、主記憶装置の診断プログラムを実行し、テストエ
ラーが発生すると、診断プログラムは未使用のタグ情報
記憶部にバリッドビットを有効に設定して、エラーが発
生したメモリブロックを示すタグ情報とバリッドビット
とを記録し、主記憶装置の診断プログラムが終了した時
点でキャッシュ記憶装置のキャッシュ使用指示信号を有
効に設定し、メモリアクセス要求時のアドレスがタグ情
報と一致する場合、主記憶装置へのメモリアクセスを実
行せず、タグ情報記憶部に対応して用意されたデータ記
憶部にメモリアクセスを行うものとする。
る主記憶装置のアクセス制御方法において、キャッシュ
記憶装置に、主記憶装置の不良箇所を示すタグ情報を少
なくとも1個以上蓄えるタグ情報記憶部と、このタグ情
報記憶部に対応するデータ記憶部とを設け、システム立
ち上げ時に、キャッシュ記憶装置のキャッシュ使用指示
信号とタグ情報記憶部のバリッドビットを全て無効と設
定し、主記憶装置の診断プログラムを実行し、テストエ
ラーが発生すると、診断プログラムは未使用のタグ情報
記憶部にバリッドビットを有効に設定して、エラーが発
生したメモリブロックを示すタグ情報とバリッドビット
とを記録し、主記憶装置の診断プログラムが終了した時
点でキャッシュ記憶装置のキャッシュ使用指示信号を有
効に設定し、メモリアクセス要求時のアドレスがタグ情
報と一致する場合、主記憶装置へのメモリアクセスを実
行せず、タグ情報記憶部に対応して用意されたデータ記
憶部にメモリアクセスを行うものとする。
【0009】
【作用】上記構成により、主記憶装置の一部のメモリが
故障した場合、システムの再立ち上げを行い、このと
き、主記憶装置の診断プログラムを実行し、不良メモリ
ブロックを予めタグ情報としてタグ情報記憶部に記録
し、次に、システムが動作時に中央処理装置が不良メモ
リブロックをアクセスしたとき、これを検知して、主記
憶装置へのアクセスを禁止し、キャッシュ記憶装置のデ
ータ記憶部がこの主記憶装置の不良メモリブロックの機
能を代替してシステムを正常に動作させる。
故障した場合、システムの再立ち上げを行い、このと
き、主記憶装置の診断プログラムを実行し、不良メモリ
ブロックを予めタグ情報としてタグ情報記憶部に記録
し、次に、システムが動作時に中央処理装置が不良メモ
リブロックをアクセスしたとき、これを検知して、主記
憶装置へのアクセスを禁止し、キャッシュ記憶装置のデ
ータ記憶部がこの主記憶装置の不良メモリブロックの機
能を代替してシステムを正常に動作させる。
【0010】
【実施例】図1は本発明による一実施例の不良メモリ交
替機能を備える情報処理装置の概念を示すブロック回路
図である。図1において、中央処理装置(CPU) 1と主記
憶装置2とがアドレスバス4およびデータバス5を介し
て接続されてなる情報処理装置に、キャッシュ記憶装置
3がアドレスバス4およびデータバス5を介して相互に
接続されている。アドレスバス4はm+nビットのアド
レス指定ビットから構成されるものとする。キャッシュ
記憶装置3の内部は大別して、タグ情報を蓄えるタグ情
報記憶部(図示例では11a 〜11d の4個) と、このタグ
情報記憶部に対応して用意されたデータ記憶部(12a〜12
d)の2つのブロックに分けられる。各タグ情報記憶部11
a 〜11d は主記憶装置2の不良箇所を示すmビットのタ
グ情報と、このタグ情報の内容が有効であることを示す
バリッドビット(図中にVで示す)とから構成される。
替機能を備える情報処理装置の概念を示すブロック回路
図である。図1において、中央処理装置(CPU) 1と主記
憶装置2とがアドレスバス4およびデータバス5を介し
て接続されてなる情報処理装置に、キャッシュ記憶装置
3がアドレスバス4およびデータバス5を介して相互に
接続されている。アドレスバス4はm+nビットのアド
レス指定ビットから構成されるものとする。キャッシュ
記憶装置3の内部は大別して、タグ情報を蓄えるタグ情
報記憶部(図示例では11a 〜11d の4個) と、このタグ
情報記憶部に対応して用意されたデータ記憶部(12a〜12
d)の2つのブロックに分けられる。各タグ情報記憶部11
a 〜11d は主記憶装置2の不良箇所を示すmビットのタ
グ情報と、このタグ情報の内容が有効であることを示す
バリッドビット(図中にVで示す)とから構成される。
【0011】タグ情報は主記憶装置2の不良箇所を示す
アドレス情報の上位mビットであり、アドレス情報の下
位nビットで表される大きさの不良メモリブロックを指
示する情報である。各タグ情報記憶部 11a〜11d のタグ
情報の内容は、コンパレータ13a 〜13d によってアドレ
スバス4上の上位mビットのアドレス情報と比較され
る。今、タグ情報記憶部 11a〜11d のいずれかに主記憶
装置2の不良箇所を示すタグ情報が格納されているもの
とし、且つ、中央処理装置(CPU) 1がこのメモリの不良
箇所に対するアクセスを行った時に、該当するタグ情報
記憶部(例えば、11a)に対応するコンパレータ(13a) の
出力が有効となる。
アドレス情報の上位mビットであり、アドレス情報の下
位nビットで表される大きさの不良メモリブロックを指
示する情報である。各タグ情報記憶部 11a〜11d のタグ
情報の内容は、コンパレータ13a 〜13d によってアドレ
スバス4上の上位mビットのアドレス情報と比較され
る。今、タグ情報記憶部 11a〜11d のいずれかに主記憶
装置2の不良箇所を示すタグ情報が格納されているもの
とし、且つ、中央処理装置(CPU) 1がこのメモリの不良
箇所に対するアクセスを行った時に、該当するタグ情報
記憶部(例えば、11a)に対応するコンパレータ(13a) の
出力が有効となる。
【0012】コンパレータ 13a〜13d の出力は各々対応
するデータ記憶部 12a〜12d のチップセレクト入力csに
接続されている。また、各コンパレータ 13a〜13d の出
力はORゲート14に接続され、このORゲート14の出力が A
NDゲート15の一方の入力となる。 ANDゲート15の他方の
入力としてキャッシュ記憶装置のキャッシュ使用指示信
号16が接続されており、本キャッシュ使用指示信号16が
有効のときに、コンパレータ13a 〜13d の出力の論理和
情報、即ちメモリ不良箇所に対するアクセスであるかど
うかを示す情報が、ヒット信号17として ANDゲート15の
出力からデータ記憶部12a 〜12d のヒット入力信号hit
および主記憶装置2に対して通知される。ヒット信号17
が無効の場合は、主記憶装置2の動作が許可され、デー
タ記憶部12a 〜12d の動作は禁止される。また、ヒット
信号17が有効の場合は、主記憶装置2の動作は禁止さ
れ、データ記憶部12a 〜12d のうちコンパレータ13a 〜
13dのいずれかの出力によって選択されたデータ記憶部
分が主記憶装置2の代わりに動作可能となる。
するデータ記憶部 12a〜12d のチップセレクト入力csに
接続されている。また、各コンパレータ 13a〜13d の出
力はORゲート14に接続され、このORゲート14の出力が A
NDゲート15の一方の入力となる。 ANDゲート15の他方の
入力としてキャッシュ記憶装置のキャッシュ使用指示信
号16が接続されており、本キャッシュ使用指示信号16が
有効のときに、コンパレータ13a 〜13d の出力の論理和
情報、即ちメモリ不良箇所に対するアクセスであるかど
うかを示す情報が、ヒット信号17として ANDゲート15の
出力からデータ記憶部12a 〜12d のヒット入力信号hit
および主記憶装置2に対して通知される。ヒット信号17
が無効の場合は、主記憶装置2の動作が許可され、デー
タ記憶部12a 〜12d の動作は禁止される。また、ヒット
信号17が有効の場合は、主記憶装置2の動作は禁止さ
れ、データ記憶部12a 〜12d のうちコンパレータ13a 〜
13dのいずれかの出力によって選択されたデータ記憶部
分が主記憶装置2の代わりに動作可能となる。
【0013】上記構成において、本発明の実際上の適用
方法について説明する。まず、システム立ち上げ時に
は、キャッシュ記憶装置3のキャッシュ使用指示信号16
を無効と設定し、この状態でタグ情報記憶部 11a〜11d
のバリッドビットを全て無効と設定し、主記憶装置2の
診断プログラムを実行する。診断プログラムを実行中
に、パリティーエラーとかECC(誤り訂正符号)エラ
ーなどのメモリアクセスエラー、あるいはテストデータ
を主記憶装置2に書込み後、読出したときのデータ照合
エラーが発生すると、この診断プログラムは未使用のタ
グ情報記憶部11a 〜11d (バリッドビットが無効となっ
ている)にエラーを発生したメモリブロックを示すタグ
情報を書き込むと同時に、このタグ情報に対応したバリ
ッドビットを有効に設定する。ここでは仮に主記憶装置
2の不良は1箇所で、この不良情報がタグ情報記憶部11
a にその場所を示すタグ情報を登録したものとする。主
記憶装置2の診断を終了した時点でキャッシュ使用指示
信号16を有効と設定する。
方法について説明する。まず、システム立ち上げ時に
は、キャッシュ記憶装置3のキャッシュ使用指示信号16
を無効と設定し、この状態でタグ情報記憶部 11a〜11d
のバリッドビットを全て無効と設定し、主記憶装置2の
診断プログラムを実行する。診断プログラムを実行中
に、パリティーエラーとかECC(誤り訂正符号)エラ
ーなどのメモリアクセスエラー、あるいはテストデータ
を主記憶装置2に書込み後、読出したときのデータ照合
エラーが発生すると、この診断プログラムは未使用のタ
グ情報記憶部11a 〜11d (バリッドビットが無効となっ
ている)にエラーを発生したメモリブロックを示すタグ
情報を書き込むと同時に、このタグ情報に対応したバリ
ッドビットを有効に設定する。ここでは仮に主記憶装置
2の不良は1箇所で、この不良情報がタグ情報記憶部11
a にその場所を示すタグ情報を登録したものとする。主
記憶装置2の診断を終了した時点でキャッシュ使用指示
信号16を有効と設定する。
【0014】さて、通常のプログラムが起動された後
に、前記主記憶装置2の不良箇所に相当するアドレス領
域が中央処理装置(CPU) 1によりアクセスされると、ア
ドレスバス4の上位mビットとタグ情報記憶部11a 内の
タグ情報とが一致するため、コンパレータ13a の出力が
有効となり、続いてORゲート14、AND ゲート15を経てヒ
ット信号17が有効となるため、キャッシュ記憶装置3の
データ記憶部12a がアクセス可能となり、一方、主記憶
装置2のアクセスが禁止される。こうして、キャッシュ
記憶装置3が主記憶装置2の不良箇所の交替機能を果し
ている。
に、前記主記憶装置2の不良箇所に相当するアドレス領
域が中央処理装置(CPU) 1によりアクセスされると、ア
ドレスバス4の上位mビットとタグ情報記憶部11a 内の
タグ情報とが一致するため、コンパレータ13a の出力が
有効となり、続いてORゲート14、AND ゲート15を経てヒ
ット信号17が有効となるため、キャッシュ記憶装置3の
データ記憶部12a がアクセス可能となり、一方、主記憶
装置2のアクセスが禁止される。こうして、キャッシュ
記憶装置3が主記憶装置2の不良箇所の交替機能を果し
ている。
【0015】
【発明の効果】以上述べたように本発明の構成によれ
ば、主記憶装置に不良箇所が生じた場合、この不良箇所
へのアクセスを禁止し、代わりにキャッシュ記憶装置が
不良箇所の機能を代替するので、主記憶装置のメモリ故
障によってシステムが一旦は停止しても、交換用のメモ
リ基板と交換することなくシステムの再起動を図ること
ができる。従って、大容量のメモリを使用したシステム
におけるメモリの偶発故障発生時にシステムが長期間停
止することが回避でき、稼働性の優れたシステムを提供
することができる。全メモリを二重化する場合と較べ
て、ごく小容量のメモリをキャッシュ記憶装置に追加す
ることにより、効率良く主記憶装置のメモリ故障に対処
することができる。交替の対象となるメモリはランダム
アクセスメモリ(RAM) であっても、リードオンリメモリ
(ROM) であっても良く、その種別を問わない。
ば、主記憶装置に不良箇所が生じた場合、この不良箇所
へのアクセスを禁止し、代わりにキャッシュ記憶装置が
不良箇所の機能を代替するので、主記憶装置のメモリ故
障によってシステムが一旦は停止しても、交換用のメモ
リ基板と交換することなくシステムの再起動を図ること
ができる。従って、大容量のメモリを使用したシステム
におけるメモリの偶発故障発生時にシステムが長期間停
止することが回避でき、稼働性の優れたシステムを提供
することができる。全メモリを二重化する場合と較べ
て、ごく小容量のメモリをキャッシュ記憶装置に追加す
ることにより、効率良く主記憶装置のメモリ故障に対処
することができる。交替の対象となるメモリはランダム
アクセスメモリ(RAM) であっても、リードオンリメモリ
(ROM) であっても良く、その種別を問わない。
【図1】本発明による一実施例の概念を示すブロック回
路図
路図
1 中央処理装置 2 主記憶装置 3 キャッシュ記憶装置 4 アドレスバス 5 データバス 11a,11b,11c,11d タグ情報記憶部 12a,12b,12c,12d データ記憶部 13a,13b,13c,13d コンパレータ 14 ORゲート 15 AND ゲート 16 キャッシュ使用指示信号 17 ヒット信号 V バリッドビット cs チップセレクト信号入力端子 hit ヒット信号入力端子
Claims (2)
- 【請求項1】中央処理装置と主記憶装置とキャッシュ記
憶装置とを備えてなる情報処理装置において、 前記キャッシュ記憶装置に、前記主記憶装置の不良箇所
を示すタグ情報を少なくとも1個以上蓄えるタグ情報記
憶部と、このタグ情報記憶部に対応するデータ記憶部と
を備え、 メモリアクセス要求時のアドレスが前記タグ情報と一致
する場合、前記主記憶装置へのメモリアクセスを実行せ
ず、前記タグ情報記憶部に対応して用意されたデータ記
憶部にメモリアクセスを行うことを特徴とする情報処理
装置 - 【請求項2】中央処理装置と主記憶装置とキャッシュ記
憶装置とを備え、 前記キャッシュ記憶装置に、前記主記憶装置の不良箇所
を示すタグ情報を少なくとも1個以上蓄えるタグ情報記
憶部と、このタグ情報記憶部に対応するデータ記憶部と
を設け、 システム立ち上げ時に、キャッシュ記憶装置のキャッシ
ュ使用指示信号とタグ情報記憶部のバリッドビットを全
て無効と設定し、 主記憶装置の診断プログラムを実行し、テストエラーが
発生すると、前記診断プログラムは未使用のタグ情報記
憶部にバリッドビットを有効に設定して、エラーが発生
したメモリブロックを示すタグ情報とバリッドビットと
を記録し、 主記憶装置の診断プログラムが終了した時点で前記キャ
ッシュ記憶装置のキャッシュ使用指示信号を有効に設定
し、 メモリアクセス要求時のアドレスが前記タグ情報と一致
する場合、前記主記憶装置へのメモリアクセスを実行せ
ず、前記タグ情報記憶部に対応して用意されたデータ記
憶部にメモリアクセスを行うことを特徴とする主記憶装
置のアクセス制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5037136A JPH06250933A (ja) | 1993-02-26 | 1993-02-26 | 情報処理装置および主記憶装置のアクセス制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5037136A JPH06250933A (ja) | 1993-02-26 | 1993-02-26 | 情報処理装置および主記憶装置のアクセス制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06250933A true JPH06250933A (ja) | 1994-09-09 |
Family
ID=12489204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5037136A Pending JPH06250933A (ja) | 1993-02-26 | 1993-02-26 | 情報処理装置および主記憶装置のアクセス制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06250933A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213381A (ja) * | 2006-02-10 | 2007-08-23 | Hitachi Ltd | 情報処理装置 |
JP2009122826A (ja) * | 2007-11-13 | 2009-06-04 | Seiko Epson Corp | 半導体記憶装置、半導体記憶装置の制御方法および制御プログラム |
-
1993
- 1993-02-26 JP JP5037136A patent/JPH06250933A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213381A (ja) * | 2006-02-10 | 2007-08-23 | Hitachi Ltd | 情報処理装置 |
JP2009122826A (ja) * | 2007-11-13 | 2009-06-04 | Seiko Epson Corp | 半導体記憶装置、半導体記憶装置の制御方法および制御プログラム |
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