JPS5831020B2 - マルチプロセツサ制御システム - Google Patents
マルチプロセツサ制御システムInfo
- Publication number
- JPS5831020B2 JPS5831020B2 JP55044125A JP4412580A JPS5831020B2 JP S5831020 B2 JPS5831020 B2 JP S5831020B2 JP 55044125 A JP55044125 A JP 55044125A JP 4412580 A JP4412580 A JP 4412580A JP S5831020 B2 JPS5831020 B2 JP S5831020B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- operation mode
- common device
- control processor
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は複数の制御プロセッサから共通にアクセス可能
な２重化構成の共通装置を有するマルチプロセッサ制御
システムに関し、詳しくは、障害となったプロセッサか
ら共通装置が破壊されるのを防止する方式に関するもの
である。
な２重化構成の共通装置を有するマルチプロセッサ制御
システムに関し、詳しくは、障害となったプロセッサか
ら共通装置が破壊されるのを防止する方式に関するもの
である。
以下では共通装置として記憶装置を例に説明する。
従来、１台の制御プロセッサが記憶装置を専有して使用
する単一プロセッサシステムにおいては、制御プロセッ
サのハードウェアあるいはソフトウェアの障害により記
憶装置が破壊された場合には、システムを初期設定する
ことで再開すればよく、記憶装置側ではパリティチェッ
ク等の簡単な障害対策が採られているにすぎなかった。
する単一プロセッサシステムにおいては、制御プロセッ
サのハードウェアあるいはソフトウェアの障害により記
憶装置が破壊された場合には、システムを初期設定する
ことで再開すればよく、記憶装置側ではパリティチェッ
ク等の簡単な障害対策が採られているにすぎなかった。
一方、高信頼性や多重処理、実時間処理等に対処すべく
、複数の制御プロセッサから記憶装置を共通にアクセス
可能としたマルチプロセッサ制御システムが多用される
様になってきたが、このマルチプロセッサ方式において
は、１つの制御プロセッサが障害になった場合にも、残
るプロセッサで処理が続行できることが大きな利点の１
つであり、そのためには、全プロセッサにとって共通な
記憶装置（共通記憶装置）を、障害となったプロセッサ
の破壊動作から保護する必要がある。
、複数の制御プロセッサから記憶装置を共通にアクセス
可能としたマルチプロセッサ制御システムが多用される
様になってきたが、このマルチプロセッサ方式において
は、１つの制御プロセッサが障害になった場合にも、残
るプロセッサで処理が続行できることが大きな利点の１
つであり、そのためには、全プロセッサにとって共通な
記憶装置（共通記憶装置）を、障害となったプロセッサ
の破壊動作から保護する必要がある。
しかるに、従来の障害対策、例えば前記記憶装置のパリ
ティチェッりだゆでは、障害プロセッサが他の制御プロ
セッサと異種の処理を一見正常に行い、その結果、共通
記憶装置の内容を破壊するという事態を防止することは
不可能であった。
ティチェッりだゆでは、障害プロセッサが他の制御プロ
セッサと異種の処理を一見正常に行い、その結果、共通
記憶装置の内容を破壊するという事態を防止することは
不可能であった。
即ち、マルチプロセッサ制御システムの場合、共通記憶
装置は２重化構成をとるのが一般的で、通常、両系同期
モードで運転し、片系障害に備えるが、分離モードで片
系通常処理、片系特殊処理という使用法も可能である。
装置は２重化構成をとるのが一般的で、通常、両系同期
モードで運転し、片系障害に備えるが、分離モードで片
系通常処理、片系特殊処理という使用法も可能である。
ところが制御プロセッサ側の障害により、例えば同期モ
ードで運転している時に、成る１つの制御プロセッサが
分離モードで片系に対して特殊処理を行うと、共通記憶
装置の内容が破壊されるという事態が起きる。
ードで運転している時に、成る１つの制御プロセッサが
分離モードで片系に対して特殊処理を行うと、共通記憶
装置の内容が破壊されるという事態が起きる。
本発明の目的は、複数の制御プロセッサからアクセス可
能で特に２重化構成を採る共通記憶装置（一般には共通
装置）を有するマルチプロセッサ制御システムにおいて
、その共通記憶装置の障害対策を強化し、障害となった
プロセッサから共通記憶装置の内容を保護することにあ
る。
能で特に２重化構成を採る共通記憶装置（一般には共通
装置）を有するマルチプロセッサ制御システムにおいて
、その共通記憶装置の障害対策を強化し、障害となった
プロセッサから共通記憶装置の内容を保護することにあ
る。
簡単に云えば、本発明は２重化した共通記憶装置を両系
同期して動作させるか、または個別に動作させるかを示
す動作モード記憶手段を、各々共通記憶装置側と制御プ
ロセッサ側とに持たせ、制御プロセッサから共通記憶装
置がアクセスされるたびに、動作モードの照合をとり、
不一致の場合には、その制御プロセッサからのアクセス
動作を禁止することを特徴とするものである。
同期して動作させるか、または個別に動作させるかを示
す動作モード記憶手段を、各々共通記憶装置側と制御プ
ロセッサ側とに持たせ、制御プロセッサから共通記憶装
置がアクセスされるたびに、動作モードの照合をとり、
不一致の場合には、その制御プロセッサからのアクセス
動作を禁止することを特徴とするものである。
以下、本発明を図面について詳細に説明する。
第１図は本発明に係るマルチプロセッサ制御システムの
概略構成図を示したものであって、１０（、〜１０ｎは
制御プロセッサ（ＣＰ ）、１１゜１２は各制御プロセ
ッサから共通にアクセス可能な共通記憶装置（ＣＭ）で
ある。
概略構成図を示したものであって、１０（、〜１０ｎは
制御プロセッサ（ＣＰ ）、１１゜１２は各制御プロセ
ッサから共通にアクセス可能な共通記憶装置（ＣＭ）で
ある。
１００８〜１００ｎは各制御プロセッサ対応に持ってい
る動作モード記憶手段（ＭＰ）であり、２００ｏおよび
２００１は各共通記憶装置対応に持っている動作モード
記憶手段（ＭＣ）、３００ｏおよび３００、は成る制御
プロセッサからメモリアクセス要求があった時に、該制
御プロセッサから送られてくる動作モードと自共通記憶
装置内に持つ動作モードとを照合し、一致した場合のみ
アクセス要求を受は付ける機能を有する制御回路（ＣＴ
Ｌ）である。
る動作モード記憶手段（ＭＰ）であり、２００ｏおよび
２００１は各共通記憶装置対応に持っている動作モード
記憶手段（ＭＣ）、３００ｏおよび３００、は成る制御
プロセッサからメモリアクセス要求があった時に、該制
御プロセッサから送られてくる動作モードと自共通記憶
装置内に持つ動作モードとを照合し、一致した場合のみ
アクセス要求を受は付ける機能を有する制御回路（ＣＴ
Ｌ）である。
１３は成る特定の制御プロセッサ等から共通記憶装置１
１，１２に対して同期モードあるいは分離モード等の動
作モードの設定を指示すると共に、その動作モードを他
の制御プロセッサに通知する信号線であり、１４ｏ〜１
４ｎは各制御プロセッサと共通記憶装置１１，１２の間
でデータを読み書きする際に必要なアドレス、データ、
動作モード、各種制御信号を送受する信号線である。
１，１２に対して同期モードあるいは分離モード等の動
作モードの設定を指示すると共に、その動作モードを他
の制御プロセッサに通知する信号線であり、１４ｏ〜１
４ｎは各制御プロセッサと共通記憶装置１１，１２の間
でデータを読み書きする際に必要なアドレス、データ、
動作モード、各種制御信号を送受する信号線である。
このような構成において、制御プロセッサ１０ｏ〜１０
ｎ のいずれか、例えば制御プロセッサ１０１が共通記
憶装置１１，１２をアクセスしてデータの読み書きを行
う場合、アドレス、データ（書込みの場合）、リード／
ライト制御信号等に、自装置内の動作モード記憶手段１
００、に設定されている動作モードを付加して信号線１
４、に送出する。
ｎ のいずれか、例えば制御プロセッサ１０１が共通記
憶装置１１，１２をアクセスしてデータの読み書きを行
う場合、アドレス、データ（書込みの場合）、リード／
ライト制御信号等に、自装置内の動作モード記憶手段１
００、に設定されている動作モードを付加して信号線１
４、に送出する。
他の制御プロセッサが共通記憶装置１１゜１２をアクセ
スする場合も同様である。
スする場合も同様である。
共通記憶装置１１．１２では、制御プロセッサ側からメ
モリのアクセス要求があると、制御回路３００ｏ 。
モリのアクセス要求があると、制御回路３００ｏ 。
３００１により自装置内の動作モード記憶手段２００ｏ
、２００、の内容と制御プロセッサから送られてきた動
作モードとを照合し、一致した場合、そのアクセス要求
を受は付け、メモリの読み書き動作に入る。
、２００、の内容と制御プロセッサから送られてきた動
作モードとを照合し、一致した場合、そのアクセス要求
を受は付け、メモリの読み書き動作に入る。
一方、不一致の場合には、不一致信号を該当制御プロセ
ッサに送出するか、あるいは無応答とし、メモリの読み
書き動作を禁止する。
ッサに送出するか、あるいは無応答とし、メモリの読み
書き動作を禁止する。
これにより、例えば共通記憶装置１１，１２が同期キー
ドで運転している時に、制御プロセッサ側の障害により
、ある１つの制御プロセッサが分離モードで片系に対し
て特殊処理を行うべく、例えば一方の共通記憶装置１１
にメモリアクセス要求を出しても、該アクセス要求は禁
止されるため、共通記憶装置１１の内容が破壊されるこ
とはない。
ドで運転している時に、制御プロセッサ側の障害により
、ある１つの制御プロセッサが分離モードで片系に対し
て特殊処理を行うべく、例えば一方の共通記憶装置１１
にメモリアクセス要求を出しても、該アクセス要求は禁
止されるため、共通記憶装置１１の内容が破壊されるこ
とはない。
各制御プロセッサ１０６〜１０ｎ内に持つ動作モード記
憶手段１００ｏ〜１００ｎの内容を共通記憶装置１１．
１２の動作モード記憶手段２００ｏ。
憶手段１００ｏ〜１００ｎの内容を共通記憶装置１１．
１２の動作モード記憶手段２００ｏ。
２００１のそれと合致させるには次のようにすればよい
。
。
例えば制御プロセッサ群１０８〜１０ｎのうちの制御７
’ロセツサ１０ｏがマスタプロセッサの機能を有すると
した場合、システムの運転開始時、或いは運転中に共通
記憶装置１１，１２の動作モードを切替える必要が生じ
た際、制御プロセッサ１０ｏから信号線１３に対して同
期モードあるいは分離モードを示すモード情報を送出す
る。
’ロセツサ１０ｏがマスタプロセッサの機能を有すると
した場合、システムの運転開始時、或いは運転中に共通
記憶装置１１，１２の動作モードを切替える必要が生じ
た際、制御プロセッサ１０ｏから信号線１３に対して同
期モードあるいは分離モードを示すモード情報を送出す
る。
同時に、このとき制御プロセッサ１０ｏは自装置内の動
作モード記憶手段１００ｏを該当動作モードに設定する
。
作モード記憶手段１００ｏを該当動作モードに設定する
。
他の制御プロセッサ１０、〜１０ｎでは、信号線１３か
ら到来したモード情報を自装置内の動作モード記憶手段
１００、〜１００ｎに記憶し、同様に、共通記憶装置１
１，１２では各各動作モード記憶手段２００ｏ、２００
１に記憶する。
ら到来したモード情報を自装置内の動作モード記憶手段
１００、〜１００ｎに記憶し、同様に、共通記憶装置１
１，１２では各各動作モード記憶手段２００ｏ、２００
１に記憶する。
これは制御プロセッサ１０ｏ〜１０ｎのうちの特定のプ
ロセッサ（マスタプロセッサ）により動作モードを設定
する場合であるが、各制御プロセッサ１０ｏ〜１０ｎが
対等の場合は、動作モードを切替える必要の生じた制御
プロセッサが任意に該当モード情報を信号線１３に送出
するようにすればよい。
ロセッサ（マスタプロセッサ）により動作モードを設定
する場合であるが、各制御プロセッサ１０ｏ〜１０ｎが
対等の場合は、動作モードを切替える必要の生じた制御
プロセッサが任意に該当モード情報を信号線１３に送出
するようにすればよい。
第２図は共通記憶装置１１内の制御回路３００゜の具体
例を示したもので、共通記憶装置１２の制御回路３００
１ も全く同様である。
例を示したもので、共通記憶装置１２の制御回路３００
１ も全く同様である。
第２図において、メモリ要求選択回路２０は、信号線１
４ｏ〜１４ｎを通して到来する各制御プロセッサのメモ
リアクセス要求が競合した場合、予め定めた優先順位等
に従っていずれか１つのメモリアクセス要求を選択する
部分である。
４ｏ〜１４ｎを通して到来する各制御プロセッサのメモ
リアクセス要求が競合した場合、予め定めた優先順位等
に従っていずれか１つのメモリアクセス要求を選択する
部分である。
各制御プロセッサ対応の信号線１４ｏ〜１４ｎは、各々
、アドレス、データ、リード／ライト制御信号等が乗る
Ａ線と、動作モードが乗るＢ線で構成されているとする
。
、アドレス、データ、リード／ライト制御信号等が乗る
Ａ線と、動作モードが乗るＢ線で構成されているとする
。
メモリ要求選択回路２０により成る制御プロセッサのメ
モリアクセス要求が選択されると、そのうちのアドレス
、データ（書込みの場合）、リート／ライト制御信号等
は出力線２１−Ａに現われ、動作モードは出力線２１−
Ｂに現われる。
モリアクセス要求が選択されると、そのうちのアドレス
、データ（書込みの場合）、リート／ライト制御信号等
は出力線２１−Ａに現われ、動作モードは出力線２１−
Ｂに現われる。
一方、該共通記憶装置１１のその時の動作モード（運転
中のモード）は、マスタプロセッサあるいは任意の制御
プロセッサより信号線１３を通して動作モード記憶手段
２００ｏに設定されている。
中のモード）は、マスタプロセッサあるいは任意の制御
プロセッサより信号線１３を通して動作モード記憶手段
２００ｏに設定されている。
照合回路２２は出力線２１−Ｂに現われる動作モードと
動作モード記憶手段２００ｏの内容とを照合し、致した
場合はゲート２３を動作して、出力線２１Ａ上の読み書
きの際に必要な情報群を記憶装置本体（図示せず）に与
えるが、不一致の場合はゲート２３を不動作にし、その
メモリ読み書き動作を禁止する。
動作モード記憶手段２００ｏの内容とを照合し、致した
場合はゲート２３を動作して、出力線２１Ａ上の読み書
きの際に必要な情報群を記憶装置本体（図示せず）に与
えるが、不一致の場合はゲート２３を不動作にし、その
メモリ読み書き動作を禁止する。
以上、共通記憶装置を例に説明したが、本発明によれば
、一般に共通装置内の動作モードと共通装置へアクセス
を行った制御プロセッサの動作モードとが一致していな
いと、そのアクセス動作は禁止されるので、例えば同期
モードで両共通装置を使用する通常処理の運転中に、あ
る制御プロセッサからの片系を使用した特殊処理による
アクセスで、その片系の内容を破壊するというような障
害プロセッサによる共通装置破壊を防止することができ
る利点がある。
、一般に共通装置内の動作モードと共通装置へアクセス
を行った制御プロセッサの動作モードとが一致していな
いと、そのアクセス動作は禁止されるので、例えば同期
モードで両共通装置を使用する通常処理の運転中に、あ
る制御プロセッサからの片系を使用した特殊処理による
アクセスで、その片系の内容を破壊するというような障
害プロセッサによる共通装置破壊を防止することができ
る利点がある。
第１図は本発明の一実施例の全体構成図、第２図は第１
図の共通記憶装置内の制御回路の具体例構成図である。 １０ｏ〜１０ｎ・・・・・・制御プロセッサ、１１゜１
２・・・・・・共通記憶装置、１３ 、１４ｏ〜１４ｎ
・・・・・・信号線、１００ｏ〜１００ｎ 、２００ｏ
。 ２００１・・・・・・動作モード記憶手段、３００ｏ
。 ３００１・・・・・・制御回路。
図の共通記憶装置内の制御回路の具体例構成図である。 １０ｏ〜１０ｎ・・・・・・制御プロセッサ、１１゜１
２・・・・・・共通記憶装置、１３ 、１４ｏ〜１４ｎ
・・・・・・信号線、１００ｏ〜１００ｎ 、２００ｏ
。 ２００１・・・・・・動作モード記憶手段、３００ｏ
。 ３００１・・・・・・制御回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の制御プロセッサと、これら制御プロセッサか
ら共通にアクセス可能で２重化構成を採る共通装置とを
有するマルチプロセッサ制御システムにおいて、各制御
プロセッサおよび共通装置に、前記共通装置が両系同時
に動作しているか個別に動作しているかを示す情報（以
下、動作モードという）を記憶する動作モード記憶手段
を設け、各制御プロセッサは共通装置をアクセスする際
に、該アクセスに必要な情報に動作モードを付加して共
通装置へ送り、共通装置は制御プロセッサから送られて
きた動作モードと自装置内に記憶されている動作モード
とを照合し、一致した場合のみ制御プロセッサからのア
クセスを受は付けることを特徴とするマルチプロセッサ
制御システム。 ２ 各制御プロセッサおよび共通装置内の動作モード記
憶手段へ記憶する動作モードは、複数の制御プロセッサ
のうちの特定のプロセッサにより他のプロセッサおよび
共通装置へ通知することを特徴とする特許請求の範囲第
１項記載のマルチプロセッサ制御システム。 ３ 各制御プロセッサおよび共通装置内の動作モード記
憶手段へ記憶する動作モードは、共通装置の動作を切替
える必要の生じた任意の制御プロセッサより他のプロセ
ッサおよび共通装置へ通知スることを特徴とする特許請
求の範囲第１項記載のマルチプロセッサ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55044125A JPS5831020B2 (ja) | 1980-04-04 | 1980-04-04 | マルチプロセツサ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55044125A JPS5831020B2 (ja) | 1980-04-04 | 1980-04-04 | マルチプロセツサ制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143067A JPS56143067A (en) | 1981-11-07 |
| JPS5831020B2 true JPS5831020B2 (ja) | 1983-07-02 |
Family
ID=12682875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55044125A Expired JPS5831020B2 (ja) | 1980-04-04 | 1980-04-04 | マルチプロセツサ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831020B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635063B2 (ja) * | 1987-12-14 | 1997-07-30 | 株式会社日立製作所 | システム制御装置 |
| JP6111605B2 (ja) * | 2012-11-08 | 2017-04-12 | 日本電気株式会社 | コンピュータシステム、コンピュータシステムの診断方法及び診断プログラム |
-
1980
- 1980-04-04 JP JP55044125A patent/JPS5831020B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143067A (en) | 1981-11-07 |
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