JPS60149149U - Ｃｍｏｓ集積回路 - Google Patents

Ｃｍｏｓ集積回路

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Publication number
JPS60149149U
JPS60149149U JP3616584U JP3616584U JPS60149149U JP S60149149 U JPS60149149 U JP S60149149U JP 3616584 U JP3616584 U JP 3616584U JP 3616584 U JP3616584 U JP 3616584U JP S60149149 U JPS60149149 U JP S60149149U
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JP
Japan
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type
region
integrated circuit
well
type well
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Pending
Application number
JP3616584U
Other languages
English (en)
Inventor
悟 吉田
Original Assignee
日本電気株式会社
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Publication date
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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の定電圧装置を有するＣＭＯ３集積回路の
一例の断面図、第２図は本考案の一実施例の定電圧装置
部分の断面図、第３図は第２図に示す定電圧装置の等価
回路図である。 １・・・・・・Ｎ型シリコン基板、２，２′・・・・・
・Ｐ型ウェル、３，４・・・・・・Ｎ型ソース及びドレ
イン領域、５．６・：・・・・Ｎ型領域、７，８・′・
・・・・ソース及びドレイン電極、９・・曲ゲート電極
、１０，１１・・−−−−Ｐ型ソース及びドレイン領域
、１２・・・・・・ゲート電極、１３・・・・・・ソー
ス電極、１５・曲・Ｎ型層、１６・・・・・・Ｐ型層、
１７・・・・・・電極、２１・・・・・・第１のＮ型領
域、２２・・・・・・第２のＮ型領域、２３・・・・・
・第１のＰ型頭域、２４・・・・・・第２のＰ型頭域、
２５・・・・−Ｎ型領域、２６，２７，２８・・・・・
・電極、Ａ・・・・・・陽極、Ｋ・・・・・・陰極。 １′

Claims (1)

    【実用新案登録請求の範囲】
  1. Ｎ型半導体基板に設けられた第１のＰ型ウェルと第２の
    Ｐ型ウェルと、前記第１のＰ型つェル内に設けられたＮ
    チャンネルＭＯＳトランジスタと、前記半導体基板の前
    記第１及び第２のＰ型ウェル以外の領域に設けられたＰ
    チャンネルＭＯＳトランジスタと、前記第２のＰ型つェ
    ル内に設けられた低濃度の第１のＮ型領域と、該第１の
    Ｎ型領域内の表面層に設けられた第１のＰ型頭域と、前
    記第１のＮ型領域内であってかつ前記第１のＰ型頭域の
    底面を超えない範囲で該第１のＰ型頭域の底面と接して
    ＰＮ接合を作る高濃度の第２のＮ型領域と、前記第２の
    Ｐ型つェル内でかつ前記第１のＮ型領域外の領域に設け
    られた高濃度の第２のＰ型頭域とを含むことを特徴とす
    るＣＭＯ３集積回路。　　　　゛
JP3616584U 1984-03-14 1984-03-14 Ｃｍｏｓ集積回路 Pending JPS60149149U (ja)

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JPS60149149U true JPS60149149U (ja) 1985-10-03

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Family Applications (1)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014003108A (ja) * 2012-06-18 2014-01-09 Fuji Electric Co Ltd 半導体装置

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* Cited by examiner, † Cited by third party
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