JPH01145142U - - Google Patents

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JPH01145142U
JPH01145142U JP4105588U JP4105588U JPH01145142U JP H01145142 U JPH01145142 U JP H01145142U JP 4105588 U JP4105588 U JP 4105588U JP 4105588 U JP4105588 U JP 4105588U JP H01145142 U JPH01145142 U JP H01145142U
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JP
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thin film
semiconductor
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conductivity type
semiconductor thin
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JP4105588U
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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【図面の簡単な説明】
第1図a乃至第1図cは、夫々本考案実施例の
半導体装置のレイアウト図、断面図、および等価
回路図、第2図は同半導体装置を用いた論理回路
の等価回路図、第3図a乃至第3図iは、同半導
体装置の製造工程図、第4図は本考案の半導体装
置を用いた論理回路の変形例を示す図、第5図a
および第5図bはそれぞれ従来例のNAND回路
のレイアウト図および等価回路図、第6図aおよ
び第6図bはそれぞれ従来例のNOR回路のレイ
アウト図および等価回路図である。 1……シリコン基板、2……p型の多結晶シリ
コン層、3……ゲート絶縁膜、4……ゲート電極
、5……ソース領域、6……ドレイン領域、7…
…ベース領域、10……酸化シリコン膜、T1…
…蓄積型薄膜トランジスタ、T2……バイポーラ
トランジスタ、21,22……nチヤネルMOS
FET、11,12……nチヤネルMOSFET
、13,23……nウエル、14,15……pチ
ヤネルMOSFET、16……電源端子、17…
…接地端子、18,19……入力端子、20……
出力端子。

Claims (1)

  1. 【実用新案登録請求の範囲】 第1の導電型の半導体薄膜からなるチヤネル領
    域と、 この半導体薄膜上にゲート絶縁膜を介して形成
    されたゲート電極と、 このゲート電極の両側に位置するように前記半
    導体薄膜内に形成された第1の導電型のソース領
    域およびドレイン領域と からなる薄膜トランジスタを含む半導体装置に
    おいて、 前記半導体薄膜は前記薄膜トランジスタがノー
    マリーオフとなるような導電率を有すると共に、 このゲート絶縁膜下の導半導体薄膜内の1部に
    第2の導電型の半導体領域を形成し、この第2の
    導電型の半導体領域をベース領域とし、前記薄膜
    トランジスタのソース領域をエミツタとするバイ
    ポーラトランジスタを構成してなることを特徴と
    する半導体装置。
JP4105588U 1988-03-30 1988-03-30 Pending JPH01145142U (ja)

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