JPH0722182B2 - 相補形半導体装置 - Google Patents
相補形半導体装置Info
- Publication number
- JPH0722182B2 JPH0722182B2 JP61306977A JP30697786A JPH0722182B2 JP H0722182 B2 JPH0722182 B2 JP H0722182B2 JP 61306977 A JP61306977 A JP 61306977A JP 30697786 A JP30697786 A JP 30697786A JP H0722182 B2 JPH0722182 B2 JP H0722182B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- region
- transistor
- conductivity type
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 230000000295 complement effect Effects 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、低消費電力でかつ高集積化に適した相補形半
導体装置、詳しくは、金属−絶縁体−半導体（以下、MI
Sと略す）の三層構造でなる、いわゆる、MIS構造対の回
路素子、すなわち、インタバータに関するものである。
導体装置、詳しくは、金属−絶縁体−半導体（以下、MI
Sと略す）の三層構造でなる、いわゆる、MIS構造対の回
路素子、すなわち、インタバータに関するものである。
従来の技術 半導体集積回路の大規模化にともない、消費電力の低減
が重要な課題になってきているが、その目的には相補形
MIS集積回路が適している。
が重要な課題になってきているが、その目的には相補形
MIS集積回路が適している。
従来、相補形MIS集積回路を構成する単位の回路素子、
すなわち、相補形MISインバータの構造は、第２図に示
すようなものであった。
すなわち、相補形MISインバータの構造は、第２図に示
すようなものであった。
この相補形MISインバータは、Ｎ形半導体基板１内にＰ
形ウエル２およびP+形ソース領域３とP+形ドレイン領域
４とが形成され、ウエル２内にはN+形ソース領域５とN+
形ドレイン領域６とが形成され、ソース領域３とドレイ
ン領域４との間の半導体基板１の上およびソース領域５
とドレイン領域６との間のウエル２の上にはゲート絶縁
膜７および７′が形成され、ゲート絶縁膜７の上にはた
がいに接続された（不図示）ゲート電極８および８′が
形成され、半導体基板１の上およびウエル２の上に選択
的に素子分離用絶縁膜９が形成され、ゲート電極８と素
子分離用絶縁膜９との上に層間絶縁膜10が形成され、こ
の層間絶縁膜10の上にコンタクト窓11を通してドレイン
領域４とドレイン領域６とに接続される出力電極12と、
ソース領域３に接続される電源線13と、ソース領域５に
接続される接地線14とが形成された構造である。
形ウエル２およびP+形ソース領域３とP+形ドレイン領域
４とが形成され、ウエル２内にはN+形ソース領域５とN+
形ドレイン領域６とが形成され、ソース領域３とドレイ
ン領域４との間の半導体基板１の上およびソース領域５
とドレイン領域６との間のウエル２の上にはゲート絶縁
膜７および７′が形成され、ゲート絶縁膜７の上にはた
がいに接続された（不図示）ゲート電極８および８′が
形成され、半導体基板１の上およびウエル２の上に選択
的に素子分離用絶縁膜９が形成され、ゲート電極８と素
子分離用絶縁膜９との上に層間絶縁膜10が形成され、こ
の層間絶縁膜10の上にコンタクト窓11を通してドレイン
領域４とドレイン領域６とに接続される出力電極12と、
ソース領域３に接続される電源線13と、ソース領域５に
接続される接地線14とが形成された構造である。
発明が解決しようとする問題点 上記のような従来例の相補形MISインバータでは、Ｎチ
ャネルトランジスタとＰチャネルトランジスタとが半導
体基板の主面と平行な位置関係で形成されている。この
ような構造の下では、たがいに同一の導電形を有するソ
ース領域またはドレイン領域とウエルまたは半導体基板
との間の距離は短絡またはもれ電流の発生を防止するた
めに、空乏層の幅よりも大きくとる必要があり、必然的
に素子面積の増大を招く。さらに、P+形ドレイン領域−
Ｎ形半導体基板−Ｐ形ウエル−N+形ドレイン領域がPNPN
接合を形成し、寄生サイリスタとなって外部からの電圧
スパイク等によりターン・オフするいわゆるラッチアッ
プ現象が生じるという問題もある。
ャネルトランジスタとＰチャネルトランジスタとが半導
体基板の主面と平行な位置関係で形成されている。この
ような構造の下では、たがいに同一の導電形を有するソ
ース領域またはドレイン領域とウエルまたは半導体基板
との間の距離は短絡またはもれ電流の発生を防止するた
めに、空乏層の幅よりも大きくとる必要があり、必然的
に素子面積の増大を招く。さらに、P+形ドレイン領域−
Ｎ形半導体基板−Ｐ形ウエル−N+形ドレイン領域がPNPN
接合を形成し、寄生サイリスタとなって外部からの電圧
スパイク等によりターン・オフするいわゆるラッチアッ
プ現象が生じるという問題もある。
問題点を解決するための手段 上記のような問題点を解決するための本発明の相補形半
導体装置は、表面に沿って第１のトランジスタのソース
領域となる一導電形の第１の拡散領域が形成された反対
導電形半導体基板に、その第１の拡散領域を貫通する孔
が形成され、同孔の底面に前記第１のトランジスタのド
レイン領域となる一導電形の第２の拡散領域が形成さ
れ、さらに、前記孔の側壁に沿って第１のゲート酸化
膜，ゲート電極、第２のゲート酸化膜、第２のトランジ
スタとなる一導電形の半導体膜、層間絶縁膜および出力
電極が順次積層され、前記孔の底面付近において前記半
導体膜中に形成された反対導電形の第３の拡散領域と前
記第２の拡散領域とが前記出力電極により接続され、前
記孔の表面付近において前記半導体膜中に前記第２のト
ランジスタのソース領域となる反対導電形の第４の拡散
領域が形成されている構造のものである。
導体装置は、表面に沿って第１のトランジスタのソース
領域となる一導電形の第１の拡散領域が形成された反対
導電形半導体基板に、その第１の拡散領域を貫通する孔
が形成され、同孔の底面に前記第１のトランジスタのド
レイン領域となる一導電形の第２の拡散領域が形成さ
れ、さらに、前記孔の側壁に沿って第１のゲート酸化
膜，ゲート電極、第２のゲート酸化膜、第２のトランジ
スタとなる一導電形の半導体膜、層間絶縁膜および出力
電極が順次積層され、前記孔の底面付近において前記半
導体膜中に形成された反対導電形の第３の拡散領域と前
記第２の拡散領域とが前記出力電極により接続され、前
記孔の表面付近において前記半導体膜中に前記第２のト
ランジスタのソース領域となる反対導電形の第４の拡散
領域が形成されている構造のものである。
作用 本発明の相補形半導体装置では、ラッチアップ現象を完
全に防止することができ、しかも特性を劣化させること
なく素子面積を縮小することができる。
全に防止することができ、しかも特性を劣化させること
なく素子面積を縮小することができる。
実施例 本発明の相補形半導体装置の実施例を第１図に断面図で
示し、これを参照して説明する。
示し、これを参照して説明する。
図示するように、Ｐ形半導体基板21の表面にＮチャネル
MISトランジスタのソース領域22が形成され、このソー
ス領域22を貫通してＰ形半導体基板21の中に孔23が設け
られている。そして、孔23の底面にはＮチャネルMISト
ランジスタのドレイン領域24が形成されている。さら
に、孔23の側壁に沿って、ＮチャネルMISトランジスタ
のゲート絶縁膜25,ゲート電極26,PチャネルMISトランジ
スタのゲート絶縁膜27,PチャネルMISトランジスタ28,層
間絶縁膜29,出力電極30が順次積層され、孔23の底面付
近に形成されたＰチャネルMISトランジスタ28のドレイ
ン領域31は出力電極30によってＮチャネルMISトランジ
スタのドレイン領域24と接続されている。また、孔23の
表面付近にはＰチャネルMISトランジスタ28のソース領
域32が形成されている。
MISトランジスタのソース領域22が形成され、このソー
ス領域22を貫通してＰ形半導体基板21の中に孔23が設け
られている。そして、孔23の底面にはＮチャネルMISト
ランジスタのドレイン領域24が形成されている。さら
に、孔23の側壁に沿って、ＮチャネルMISトランジスタ
のゲート絶縁膜25,ゲート電極26,PチャネルMISトランジ
スタのゲート絶縁膜27,PチャネルMISトランジスタ28,層
間絶縁膜29,出力電極30が順次積層され、孔23の底面付
近に形成されたＰチャネルMISトランジスタ28のドレイ
ン領域31は出力電極30によってＮチャネルMISトランジ
スタのドレイン領域24と接続されている。また、孔23の
表面付近にはＰチャネルMISトランジスタ28のソース領
域32が形成されている。
なお、ＮチャネルMISトランジスタのチャネル領域33
は、Ｐ形半導体基板21の中の孔23の側壁に沿った部分に
形成される。
は、Ｐ形半導体基板21の中の孔23の側壁に沿った部分に
形成される。
ソース領域32はインバータの電源側端子に、ソース領域
22はインバータの接地側端子に、またゲート電極26はイ
ンバータの入力端子にそれぞれ相当するものである。
22はインバータの接地側端子に、またゲート電極26はイ
ンバータの入力端子にそれぞれ相当するものである。
この相補形MISインバータの構造では、Ｎチャネルおよ
びＰチャネル両者のMISトランジスタが同一の孔23を用
いて立体的に配置されているため、平面的な配置に比し
て面積を縮小することができる。また、MISトランジス
タのゲート長は孔23の深さによって決定されるため、短
チャネル効果をパンチスルー現象を抑制しつつ集積度を
高めることができる。
びＰチャネル両者のMISトランジスタが同一の孔23を用
いて立体的に配置されているため、平面的な配置に比し
て面積を縮小することができる。また、MISトランジス
タのゲート長は孔23の深さによって決定されるため、短
チャネル効果をパンチスルー現象を抑制しつつ集積度を
高めることができる。
またウエルを用いていないためPNPN接合が形成されず、
ラッチアップ現象が発生することはない。
ラッチアップ現象が発生することはない。
なお、第１図の実施例ではＰ形半導体基板を用い、Ｐチ
ャネルMISトランジスタを孔の中に形成する例を示した
が、これはＮ形半導体基板を用い、ＮチャネルMISトラ
ンジスタを孔の中に形成してもよい。
ャネルMISトランジスタを孔の中に形成する例を示した
が、これはＮ形半導体基板を用い、ＮチャネルMISトラ
ンジスタを孔の中に形成してもよい。
本発明の相補形半導体装置は、半導体基板の主面上に穿
たれた孔を用いて立体的に配置されたＮチャネルおよび
ＰチャネルのMISトランジスタによって構成されている
ため、MISトランジスタのゲート長が孔の開口面積より
もその深さによって決定され、その結果短チャネル効果
やパンチスルー現象を抑制しつつ高集積にできる。また
ウエルを用いていないためPNPN接合による寄生サイリス
タが形成されず、ラッチアップ現象の生じない構造にす
ることができる。
たれた孔を用いて立体的に配置されたＮチャネルおよび
ＰチャネルのMISトランジスタによって構成されている
ため、MISトランジスタのゲート長が孔の開口面積より
もその深さによって決定され、その結果短チャネル効果
やパンチスルー現象を抑制しつつ高集積にできる。また
ウエルを用いていないためPNPN接合による寄生サイリス
タが形成されず、ラッチアップ現象の生じない構造にす
ることができる。
第１図は本発明の相補形半導体装置の実施例を示す断面
図、第２図は従来例の相補形半導体装置を示す断面図で
ある。 21……Ｐ形半導体基板、22,32……ソース領域、23……
孔、24,31……ドレイン領域、25,27……ゲート絶縁膜、
26……ゲート電極、28……ＰチャネルMISトランジス
タ、29……層間絶縁膜、30……出力電極、33……チャネ
ル領域。
図、第２図は従来例の相補形半導体装置を示す断面図で
ある。 21……Ｐ形半導体基板、22,32……ソース領域、23……
孔、24,31……ドレイン領域、25,27……ゲート絶縁膜、
26……ゲート電極、28……ＰチャネルMISトランジス
タ、29……層間絶縁膜、30……出力電極、33……チャネ
ル領域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｃ 9056−4Ｍ ３１１ Ｃ 9056−4Ｍ ３１１ Ｘ
Claims (1)
- 【請求項１】表面に沿って第１のトランジスタのソース
領域となる一導電形の第１の拡散領域が形成された反対
導電形半導体基板に、前記第１の拡散領域を貫通する孔
が形成され、同孔の底面に前記第１のトランジスタのド
レイン領域となる一導電形の第２の拡散領域が形成さ
れ、さらに前記孔の側壁に沿って第１のゲート酸化膜，
ゲート電極、第２のゲート酸化膜、第２のトランジスタ
となる一導電形の半導体膜、層間絶縁膜および出力電極
が順次積層され、前記孔の底面付近において前記半導体
膜中に形成された反対導電形の第３の拡散領域と前記第
２の拡散領域とが前記出力電極により接続され、前記孔
の表面付近において前記半導体膜中に前記第２のトラン
ジスタのソース領域となる反対導電形の第４の拡散領域
が形成されていることを特徴とする相補形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306977A JPH0722182B2 (ja) | 1986-12-23 | 1986-12-23 | 相補形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306977A JPH0722182B2 (ja) | 1986-12-23 | 1986-12-23 | 相補形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158866A JPS63158866A (ja) | 1988-07-01 |
| JPH0722182B2 true JPH0722182B2 (ja) | 1995-03-08 |
Family
ID=17963539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306977A Expired - Lifetime JPH0722182B2 (ja) | 1986-12-23 | 1986-12-23 | 相補形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722182B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| JP4987926B2 (ja) * | 2009-09-16 | 2012-08-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
-
1986
- 1986-12-23 JP JP61306977A patent/JPH0722182B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63158866A (ja) | 1988-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| KR890702254A (ko) | 집적회로 트랜치 셀 | |
| JPS6237545B2 (ja) | ||
| JPS6050066B2 (ja) | Ｍｏｓ半導体集積回路装置 | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JPH0722182B2 (ja) | 相補形半導体装置 | |
| JPS61147564A (ja) | 相補型電界効果トランジスタを有する集積回路 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP2601664B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| JPH0354477B2 (ja) | ||
| JP2968640B2 (ja) | 半導体装置 | |
| JP2864499B2 (ja) | 電界効果型薄膜トランジスタ | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JP2646765B2 (ja) | Ｍｉｓゲート制御型サイリスタ半導体装置 | |
| JPS58182863A (ja) | 半導体装置 | |
| JPH0715939B2 (ja) | 半導体装置 | |
| JPS6381862A (ja) | 絶縁ゲ−ト型バイポ−ラトランジスタ | |
| JPS62286268A (ja) | 半導体集積回路装置 | |
| JPH07105493B2 (ja) | Ｍｉｓ型トランジスタ | |
| JPH0440867B2 (ja) | ||
| JPS6276775A (ja) | 半導体装置 | |
| JPH0367347B2 (ja) | ||
| JPH0714011B2 (ja) | 相補型スタティックラムセル | |
| JPH0567054B2 (ja) | ||
| JPH02164060A (ja) | 半導体集積回路 |