JPS6142860U - 相補型ｍｏｓ半導体装置 - Google Patents

相補型ｍｏｓ半導体装置

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Publication number
JPS6142860U
JPS6142860U JP12742784U JP12742784U JPS6142860U JP S6142860 U JPS6142860 U JP S6142860U JP 12742784 U JP12742784 U JP 12742784U JP 12742784 U JP12742784 U JP 12742784U JP S6142860 U JPS6142860 U JP S6142860U
Authority
JP
Japan
Prior art keywords
semiconductor device
oxide film
source
region
gate oxide
Prior art date
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Pending
Application number
JP12742784U
Other languages
English (en)
Inventor
宏之 大薮
武 鯨井
Original Assignee
三洋電機株式会社
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Filing date
Publication date
Application filed by 三洋電機株式会社 filed Critical 三洋電機株式会社
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Publication of JPS6142860U publication Critical patent/JPS6142860U/ja
Pending legal-status Critical Current

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Landscapes

  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第ｊ図は従来の相補型ＭＯＳ半導体装置を説明する断面
図、第２図は本考案の相補型ＭＯＳ半導体装置を説明す
る断面図である。 主な図番の説明、３１は半導体基板、３２はウエル領域
、３３はＰチャンネル型の第ＩＭＯＳ半ｉ体装置、３４
はＮチャンネル型の第２ＭＯＳ半導体装置、４９．５０
は基板３１およびウエル領域３２のフィールド領域、５
１は第１フィールド酸化膜、５２は導電層、５３は第２
フィールド酸化膜、５５は第１接続電極、５７は第２接
続電極である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 一導電型の半導体基板と、該基板表面に離間して設けた
    逆導電型の第１ソースおよび第１ドレイン領域と該第１
    ソースおよび第１ドレイン領域間の第１チャンネル領域
    上に設けたゲート酸化膜と該ゲート酸化膜上に設けた第
    １ゲート電極より成る第ＩＭＯＳ半導体装置と、前記木
    板表面に設けた逆導電型のウエル領域と該ウエル領域表
    面に離間して設けた一導電型の第２ソースおよび第２ド
    レイン領域と該第２ソースおよび第２ドレイン領域間の
    第２チャンネル領域上に設けたゲート酸化膜と該ゲート
    酸化膜上に設けた第２ゲート電極より成る前記第ＩＭＯ
    ｓ半導体装置と導電チャンネルを異にする第２ＭＯＳ半
    導体装置とを具備する相補型ＭＯＳ半導体装置に於いて
    、前記基板およびウエル領域上のフィールド酸化膜上に
    ポリシリコンより成る導電層を設けることを特徴とする
    相補型ＭＯＳ半導体装置。
JP12742784U 1984-08-22 1984-08-22 相補型ｍｏｓ半導体装置 Pending JPS6142860U (ja)

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JPS6142860U true JPS6142860U (ja) 1986-03-19

Family

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04264753A (ja) * 1991-02-19 1992-09-21 Nec Corp 半導体装置の製造方法

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* Cited by examiner, † Cited by third party
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JPH04264753A (ja) * 1991-02-19 1992-09-21 Nec Corp 半導体装置の製造方法

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