JPS5815363U - Ｃｍｏｓ集積回路 - Google Patents

Ｃｍｏｓ集積回路

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Publication number
JPS5815363U
JPS5815363U JP10952481U JP10952481U JPS5815363U JP S5815363 U JPS5815363 U JP S5815363U JP 10952481 U JP10952481 U JP 10952481U JP 10952481 U JP10952481 U JP 10952481U JP S5815363 U JPS5815363 U JP S5815363U
Authority
JP
Japan
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type
integrated circuit
type layer
layer
cmos integrated
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Pending
Application number
JP10952481U
Other languages
English (en)
Inventor
「よし」田　悟
Original Assignee
日本電気株式会社
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Publication date
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Pending legal-status Critical Current

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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来構造のＮＰＮ　）ランジスタの断面図、第
２図はＣＭＯＳインバーターの一例の断面図、第３図は
本考案の実施例の断面図を示す。 １．１５．１Ｂ、２１．２５．３２・・・オーミックコ
ンタクトのための高濃度Ｎ型層、２，２０゜２７・・・
オーミックコンタクトのための高濃度Ｐ型層、４．７．
２３・・・Ｐウェル拡散層、５，６゜２２・・・Ｎ型シ
リコン基板、１・・・コレクタ、２・・・ベース、３・
・・エミッタ、９・・・Ｐチャンネルソース、１０・・
・Ｐチャンネルゲート、１２・・・Ｐチャンネルドレイ
ン、１３・・・Ｎチャンネルソース、１６・・・Ｎチャ
ンネルゲート、１９・・・Ｎチャンネルドレイン、２８
・・・コレクター、３１・・・ベース、３０・・・エミ
ッタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. Ｎ型シリコン基板に低濃度のＰ型拡散層を形成し、該Ｐ
    型層内のソース及びドレインとなる部分に低濃度Ｎ型層
    を形成し、該Ｎ型層の電極接続部分に高濃度Ｎ型層を形
    成して、Ｎチャンネルトランジスタを形成するＣＭＯ３
    集積回路において前記低濃度Ｎ型層に高濃度Ｐ型層を作
    り、ＰＮＰ　）ランジスタを形成することを特徴とする
    ＣＭＯ３集積回路。
JP10952481U 1981-07-23 1981-07-23 Ｃｍｏｓ集積回路 Pending JPS5815363U (ja)

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