JPS5840338B2 - 半導体装置の製造法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造法に関し、微細シリコンゲー
トＭＯ８集積回路（以下ＭＯ８−ＩＣという）等の製作
において、コンタクト窓を確実に開口し電極配線のコン
タクト窓エツジにおける断線を防止する方法を提供する
ものである。

従来のシリコンゲートＭＯ８−ＩＣ製作におけるコンタ
クトホール形成、電極配線形成は第１図ａ −ｄに示す
ような方法であった。

これを順を追って説明すると、シリコン基板１に多結晶
シリコン（以下ポリシリコンという）２とゲート酸化膜
３によりセルファライン拡散層４，５を設けて、上記ポ
リシリコン２と上記拡散層４，５上に多層配線分離用の
シリコン酸化膜（以下Ｓ ｉ０２という）６が形成され
ている（第１図ａ）。

そこで電極配線を行なうために上記ポリシリコン２上に
ホトレジストパターン７を形成しく第１図ｂ）、上記ホ
トレジストパターン７をエツチングマスクとして上記５
ｉＯ２６の一部を弗酸系のエツチング液にてエッチオフ
しＳｉＯ２パターン８を得る（第１図Ｃ）。

ついで電極配線パターン９を形成する（第１図ｄ）。

そこで問題となるのは次のような事である。

（１）微細加工での上記ポリシリコン２と上記ホトレジ
ストパターン７のマスク合わせ精度が困難である。

例えば上記ポリシリコン２が４×４μｍに対して上記ホ
トレジストパターン７が２×２μｍであれば合わせ余裕
度は１μｍと非常に少ない。

（２）上記ホトレジストパターン７をエツチングマスク
として上記５ｉＯ２６をエツチングした場合、合わせ余
裕とサイドエツチングが余裕を合わせて１μｍ以下しか
ないため、ＳｉＯ□パターン８が上記ポリシリコン２上
のみならず上記拡散層４上にまで開口されてしまう。

ちなみに従来のマスク合わせ精度は１μｍ前後、上記５
ｉ０２６のサイドエツチング量は１μｍ前後であり上記
ポリシリコン２との合わせ余裕度は１μｍ以上になる。

すなわち上記電極配線パターン９を施こすと上記ポリシ
リコン２と上記拡散層４が短絡状態となる。

（３）上記５ｉＯ２６の膜厚に比べて上記電極配線パタ
ーン９の膜厚が同等かもしくは薄い場合は、ＳｉＯ２パ
ターンエツジ１０にて上記電極配線パターン９の断線現
象が発生する。

実際問題として電極配線パターンとポリシリコンが多層
配線となるためＳｉＯ２膜厚を薄くすることができな０
）。

以上の３つの大きな問題点が従来の微細シリコンゲート
ＭＯ８−ＩＣ等の製作においては大きくクローズアップ
されプロセス歩留りを向上させることができなかった。

本発明は微細シリコンゲートＭＯ８−ＩＣ等の製作にお
いてプロセス歩留りを大巾に改善するものであり構成は
第２図の如くである。

以下第２図ａ ＝ ｉを参照しながら本発明を説明する
。

シリコン基板２１上にポリシリコン２２、ゲート酸化膜
２３によりセルファライン拡散層２４゜２５が設けてあ
り（第２図ｇ）、上記ポリシリコン２２及び上記拡散層
２４，２５上にｋｌ膜２６を蒸着し、ついでコンタクト
ホール形成マスクを用いて第１のホトレジストパターン
２７を形成する（第２図ｂ）。

この時ポジレジストを用いるのであるがこの理由は解像
力が高いためである（２×２μｍ位のホトレジストパタ
ーンの形成は非常に簡単である）。

つづいて上記第１のホトレジストパターン２７をエツチ
ングマスクとして上記Ａｌ膜２６をりん酸系のエツチン
グ液でエツチングオフし、上記第１のホトレジストパタ
ーン２７を除去してＡＡＡｌターン８を得る（第２図Ｃ
）。

たとえ上記第１のホトレジストパターン２７が上記ポリ
シリコン２２からはみだしていても上記ポリシリコン２
２上のみに上記Ａｌパターン２８を残すことは上記Ａｌ
膜２６のオーバーエツチングをコントロールすることが
できるため容易である。

ついでシランの熱分解法により５ｉｎ２２９を堆積しく
第２図ｄ）、第２のホトレジスト３０を塗布するが（第
２図ｅ）、この時上記Ａｌパターン２８上の上記５ｉＯ
２２９上に塗布された上記第２のホトレジスト３０の膜
厚はその他の部分上に塗布された上記第２のホトレジス
ト３０の膜厚に比べて著しく薄い（例えば比率１：２）
。

つづいて上記第２のホトレジスト３０の表面を酸素ガス
プラズマ法により、上記Ａｌパターン２８上の上記５ｉ
Ｏ２２９が露出するまでエツチングして第２のホトレジ
ストパターン３１をセルファライン法で形成しく第２図
ｆ）、つづいて上記第２のホトレジストパターン３１を
エツチングマスクとして上記露出された５ｉ０２２９を
弗酸系の化学エツチング法あるいはフレオンガスプラズ
マ法によりエツチングオフしく第２図ｇ）上記第２のホ
トレジストパターン３１を除去してＳｉＯ２パターン３
２を得る（第２図ｈ）。

ここで上記Ａ７パターン２８と上記５ｉｎ２パターン３
２の接触している表面はほぼ同一高さとなっている。

最後に上記Ａｌパターン２Ｂを残したまま第２のＡｌパ
ターン３３を形成して電極配線をほどこす（第２図ｉ）
。

この場合、上記第２のＡｌパターン３３は上記ＳｉＯ２
パターン３２に対して平坦配線となり断線が生じない。

本発明は微細シリコンゲートＭＯ８−ＩＣ等の製作にお
けるコンタクト窓及び電極配線の形成法であり次のよう
な効果がある。

（１）マスク合わせ余裕度を２μｍ程度とることが可能
である。

（２）マスク合わせズレによるコンタクトホールのズレ
、あるいはサイドエツチングによるコンタクトホールの
広がりのために起きるポリシリコンと拡散層との短絡が
発生しない。

（３）第１Ａ７パターンがコンタクトホール中にうめこ
まれているため第２Ａｌパターンである電極配線の断線
がない。

以上の通り、本発明の製造方法は微細集積回路のプロセ
ス歩留りを大巾に向上させることが可能である。

【図面の簡単な説明】

第１図ａ＝ｄは従来法によるシリコンゲートＭＯ８−Ｉ
Ｃのコンタクト窓形成から電極配線形成を示す工程図、
第２図ｇ ＝ ｉは本発明によるシリコンゲートＭＯ８
−ＩＣのコンタクト窓形成から電極配線形成を示す工程
図である。 ２１・・・・・・シリコン基板、２２・・・・・・ポリ
シリコン、２３・・・・・・ゲート酸化膜、２６・・・
・・・Ａ７膜、２７・・・、・・ホトレジストパターン
、２８・・・・・・Ａｌパターン、２９・・・・・・Ｓ
１０２．３０・・・・・・ホトレジスト、３１・・・
・・・ホトレジストパターン。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板上に形成された第１層目の電極上のコン
   タク・ト形成部に金属パターンを形成する工程と、上記
   金属パターン及び露出された上記半導体基板上の一部に
   絶縁膜を堆積する工程と、上記絶縁膜上に感光性樹脂を
   塗布する工程と、上記感光性樹脂を上記金属パターン上
   の上記絶縁膜表面が露出するまで除去する工程と、上記
   感光性樹脂をエツチングマスクとして上記絶縁膜の高さ
   を上記金属パターン表面とほぼ同じ高さになるまでエツ
   チングし、上記感光性樹脂を除去する工程と、上記金属
   パターン及び上記絶縁膜上に第２層目の電極パターンを
   形成する工程を含むことを特徴とする半導体装置の製造
   法。