JPS6126240A - 絶縁分離方法 - Google Patents
絶縁分離方法Info
- Publication number
- JPS6126240A JPS6126240A JP14683884A JP14683884A JPS6126240A JP S6126240 A JPS6126240 A JP S6126240A JP 14683884 A JP14683884 A JP 14683884A JP 14683884 A JP14683884 A JP 14683884A JP S6126240 A JPS6126240 A JP S6126240A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- insulator
- sio2
- substrate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体ＬＳＩの絶縁分離方法に係り特に絶縁
分離領域となる溝の幅の大小に係らず分離領域を形成す
る方法に関する。
分離領域となる溝の幅の大小に係らず分離領域を形成す
る方法に関する。
本発明に最も近い従来技術として特開昭５７−２０４１
３３号があげられる。この従来技術によれば、溝の埋め
込み材料として多結晶Ｓｉが用いられており、またその
多結晶Ｓｉ上に有機物としてのホトレジストのパターン
を形成する際、所謂マスク合せの手法を用いている。こ
れはガラス基板にパターンが形成されているホトマスク
を、半導体基板上に予め形成されている合せマークを用
い半導体基板に対して位置合せを行なった後ホトマスク
を通して光を照射し、光が照射された領域のホトレジス
トを除去してホトレジストのパターンを形成する方法で
ある。しかし、本方法では、ホトマスクを半導体基板に
対して位置合わせを行なう際、半導体基板表面の全領域
において完全に位置合せを行なうことは困難であり、必
ず合せずれが発生する。溝の中にのみ多結晶Ｓｉを残存
させる方法において、上記台せずれが発生すると、第１
図（ａ）に示したようにＳｉ基板１に形成した溝の形状
に対してホトレジスト３のパターンが左右非対称となり
、最終的には第１図（ｂ）に示すように溝内に残存する
多結晶Ｓｉ２の表面の平坦性が著しく失なわれる結果と
なる。このような形状になると、本来の目的である絶縁
分離が不完全になるばかりでなく、溝内に生ずる段差の
あめに金属配線の断線あるいは短絡という問題が発生す
る。
３３号があげられる。この従来技術によれば、溝の埋め
込み材料として多結晶Ｓｉが用いられており、またその
多結晶Ｓｉ上に有機物としてのホトレジストのパターン
を形成する際、所謂マスク合せの手法を用いている。こ
れはガラス基板にパターンが形成されているホトマスク
を、半導体基板上に予め形成されている合せマークを用
い半導体基板に対して位置合せを行なった後ホトマスク
を通して光を照射し、光が照射された領域のホトレジス
トを除去してホトレジストのパターンを形成する方法で
ある。しかし、本方法では、ホトマスクを半導体基板に
対して位置合わせを行なう際、半導体基板表面の全領域
において完全に位置合せを行なうことは困難であり、必
ず合せずれが発生する。溝の中にのみ多結晶Ｓｉを残存
させる方法において、上記台せずれが発生すると、第１
図（ａ）に示したようにＳｉ基板１に形成した溝の形状
に対してホトレジスト３のパターンが左右非対称となり
、最終的には第１図（ｂ）に示すように溝内に残存する
多結晶Ｓｉ２の表面の平坦性が著しく失なわれる結果と
なる。このような形状になると、本来の目的である絶縁
分離が不完全になるばかりでなく、溝内に生ずる段差の
あめに金属配線の断線あるいは短絡という問題が発生す
る。
また、多結晶Ｓｉは本質的には絶縁物でないため所謂浮
遊容量の低減が困難であり、高速化の弊害要因となって
いた。
遊容量の低減が困難であり、高速化の弊害要因となって
いた。
本発明の目的は、前記ホトレジストパターンの溝形状に
対する非対称性を解消し、溝の幅に係らず溝内に残存す
る絶縁物表面が平坦となる絶縁分離方法を提供すること
にある。
対する非対称性を解消し、溝の幅に係らず溝内に残存す
る絶縁物表面が平坦となる絶縁分離方法を提供すること
にある。
ホトマスクを用いてホトレジストをパターニングする方
法では、ホトマスクを半導体基板に対して合せるという
操作を行なう以上、基本的に合せずれを完全に解消する
ことは困難である。従って溝内にのみ表面が平坦な絶縁
物を残存させるため、すなわち、基板表面より上方に位
置する絶縁物のみを除去するためにはホトマスクを用い
て形成するホトレジストパターンを絶縁物エツチングの
マスクとして用いることはできない。本発明は、前記問
題を回避するためにホトレジストパターンを用いること
なく基板表面上方に位置する絶縁物を除去し溝内にのみ
表面が平坦な絶縁物を選択的に残存させる方法に関して
考案したものである。その具体的手段として以下の２通
りの方法が考えられる。
法では、ホトマスクを半導体基板に対して合せるという
操作を行なう以上、基本的に合せずれを完全に解消する
ことは困難である。従って溝内にのみ表面が平坦な絶縁
物を残存させるため、すなわち、基板表面より上方に位
置する絶縁物のみを除去するためにはホトマスクを用い
て形成するホトレジストパターンを絶縁物エツチングの
マスクとして用いることはできない。本発明は、前記問
題を回避するためにホトレジストパターンを用いること
なく基板表面上方に位置する絶縁物を除去し溝内にのみ
表面が平坦な絶縁物を選択的に残存させる方法に関して
考案したものである。その具体的手段として以下の２通
りの方法が考えられる。
１、第２図に示すように、半導体基板１の表面に存在す
る絶縁物４のみを研磨器５を用いて半導体基板１の表面
が露出するまで機械的に研磨する。
る絶縁物４のみを研磨器５を用いて半導体基板１の表面
が露出するまで機械的に研磨する。
２、第３図に示したように半導体基板１上に形成された
絶縁物４の凹部を有機物６で充填し、表面を平坦化した
後、半導体基板１の表面が露出するまで有機物６および
絶縁物４を全面エツチングする。
絶縁物４の凹部を有機物６で充填し、表面を平坦化した
後、半導体基板１の表面が露出するまで有機物６および
絶縁物４を全面エツチングする。
上記１の方法は、溝内部にのみ比較的平坦な表面を有す
る絶縁物を残存させることは可能であるが、半導体基板
に対して機械的研磨による損傷を与えることが多く、実
用的ではない。一方、上記２の方法によれば、１の方法
に見られる損傷の発生を抑え、且つ本来の目的である絶
縁分離を達成することができる。
る絶縁物を残存させることは可能であるが、半導体基板
に対して機械的研磨による損傷を与えることが多く、実
用的ではない。一方、上記２の方法によれば、１の方法
に見られる損傷の発生を抑え、且つ本来の目的である絶
縁分離を達成することができる。
また、従来絶縁分離材料として絶縁物が用いられなかっ
た理由は、化学気相成長法により形成される絶縁物、特
にＳｉＯ□は基板の段差に対する被覆性、所謂ステップ
カバレージが悪いために幅の狭い溝の内部を完全に埋め
ることはできず、第４図に示すように溝内部に大きな空
洞が発生する。
た理由は、化学気相成長法により形成される絶縁物、特
にＳｉＯ□は基板の段差に対する被覆性、所謂ステップ
カバレージが悪いために幅の狭い溝の内部を完全に埋め
ることはできず、第４図に示すように溝内部に大きな空
洞が発生する。
一方、幅の広い溝においても溝内各位置における膜厚分
布の不均一性が著しく、最終的に平坦な表面を有する絶
縁物を残存させることは困難であった。
布の不均一性が著しく、最終的に平坦な表面を有する絶
縁物を残存させることは困難であった。
このステップカバレージに対する絶縁物の生成条件の影
響を種々検討した結果、生成温度に著しく依存すること
が判明した。すなわち、ステップカバレージを改善する
ためには、７００℃以上の高温で絶縁物（Ｓｉｎ２）を
形成すれば良いことが明らかとなった。この方法により
、幅の狭い溝であってもそれを完全に埋め、且つ幅の広
い溝においても膜厚分布の一様な絶縁物の形成が可能と
なった。
響を種々検討した結果、生成温度に著しく依存すること
が判明した。すなわち、ステップカバレージを改善する
ためには、７００℃以上の高温で絶縁物（Ｓｉｎ２）を
形成すれば良いことが明らかとなった。この方法により
、幅の狭い溝であってもそれを完全に埋め、且つ幅の広
い溝においても膜厚分布の一様な絶縁物の形成が可能と
なった。
しかし、この方法で形成した絶縁物でも幅の狭い溝部分
においてはなお新たな問題が発生した。
においてはなお新たな問題が発生した。
それは第５図（ａ）に示したように幅の狭い溝において
、溝の中央部分で絶縁物４が接触する領域７は、他の領
域に比べてエツチング速度が速いため、絶縁物形成直後
においては空洞は見られないものの絶縁物全面を基板表
面までエツチングすると第５図（ｂ）の如く同時に溝中
央部分がエツチングされ空隙８が生じるという問題であ
った。この溝中央部におけるエツチング速度の速い領域
について種々検討した結果、第６図に示すように溝側壁
の傾斜角θと関連があり傾斜角θを小さくするほどその
領域は小さくなり、７０’以下にするとその発生は見ら
れなくなることが明らかとなった。従って第７図に示す
ように溝の開口部分にのみ傾斜９のついた溝を形成する
ことによって、絶縁物特有の溝中央部におＣ）てエツチ
ング速度が速くなる領域の発生を実質的に解消すること
ができた。
、溝の中央部分で絶縁物４が接触する領域７は、他の領
域に比べてエツチング速度が速いため、絶縁物形成直後
においては空洞は見られないものの絶縁物全面を基板表
面までエツチングすると第５図（ｂ）の如く同時に溝中
央部分がエツチングされ空隙８が生じるという問題であ
った。この溝中央部におけるエツチング速度の速い領域
について種々検討した結果、第６図に示すように溝側壁
の傾斜角θと関連があり傾斜角θを小さくするほどその
領域は小さくなり、７０’以下にするとその発生は見ら
れなくなることが明らかとなった。従って第７図に示す
ように溝の開口部分にのみ傾斜９のついた溝を形成する
ことによって、絶縁物特有の溝中央部におＣ）てエツチ
ング速度が速くなる領域の発生を実質的に解消すること
ができた。
以下、本発明の実施例を第８図により説明する。
Ｐ型（１００）のＳｉ基板１上に熱酸化法により厚さ２
５ｎｍのＳ ｉＯ，膜１０を全面に形成した後、化学気
相成長法により厚さ１μｍのＳｉＯ□膜１１を重ねて形
成する（ａ図）。通常の写真食刻法および異方性ドライ
エツチング法を用いてＳｉＯ□膜１０膜上０１１にパタ
ーンを形成する（ｂ図）。
５ｎｍのＳ ｉＯ，膜１０を全面に形成した後、化学気
相成長法により厚さ１μｍのＳｉＯ□膜１１を重ねて形
成する（ａ図）。通常の写真食刻法および異方性ドライ
エツチング法を用いてＳｉＯ□膜１０膜上０１１にパタ
ーンを形成する（ｂ図）。
次いでパターニングされたＳｉＯ□膜１０膜上０１１を
マスクとして露出しているＳｉ基板１を異方性のエツチ
ング法を用いてエツチングする。この時形成される溝の
側壁の傾斜角は約５５°になっている（Ｃ図）。次いで
、溝方性ドライエツチング法を用いて傾斜溝底面領域に
垂直溝を形成する。この時最終的な溝の深さは２．５μ
ｍになっている（ｄ図）。
マスクとして露出しているＳｉ基板１を異方性のエツチ
ング法を用いてエツチングする。この時形成される溝の
側壁の傾斜角は約５５°になっている（Ｃ図）。次いで
、溝方性ドライエツチング法を用いて傾斜溝底面領域に
垂直溝を形成する。この時最終的な溝の深さは２．５μ
ｍになっている（ｄ図）。
次いで、マスクとして用いたＳｉｎ、膜１０および１１
をエツチング除去し、新たに厚さ５０ｎｍの熱酸化膜１
０を全面に形成する（ｅ図）。次いで、温度９００℃の
下でモノシラン（ＳｉＨ４）と−酸化二窒素（Ｎｅｏ）
を原料ガスとし、圧力１５０Ｐａの条件による化学気相
成長法により、厚さ２．５μｍのＳｉＯ２膜１２膜形２
する（ｆ図）。
をエツチング除去し、新たに厚さ５０ｎｍの熱酸化膜１
０を全面に形成する（ｅ図）。次いで、温度９００℃の
下でモノシラン（ＳｉＨ４）と−酸化二窒素（Ｎｅｏ）
を原料ガスとし、圧力１５０Ｐａの条件による化学気相
成長法により、厚さ２．５μｍのＳｉＯ２膜１２膜形２
する（ｆ図）。
次いで、通常の写真食刻法によりＳｉｎ、膜１２表面の
幅の広い凹部内にポジ型ホトレジスト１３のパターンを
形成する。この時、ホトレジスト１３のパターン端がＳ
ｉ○２膜１２膜設２にかからないように１μｍ程度のホ
トマスク合せ余裕を見込んでおく （ｇ図）。次いで、
全面にＤｅｅｐＵＶ光（遠紫外光二波長２００〜３２０
ｎＩ１１）を２０分間照射し、所謂ハードニング処理を
行なってホトレジスト１３を硬化させる。次いで、厚さ
１μｍのポジ型ホトレジス１４を全面に塗布し、表面を
平坦化させる（ｈ図）。次いで、ホトレジスト１３およ
び１４とＳ ｉｏ２膜１２とを等速でエツチングするド
ライエツチング法を用いてＳｉ基板１表面が露出するま
で全面エツチングする。その結果、溝内部にのみ、表面
が平坦なＳｉｎ、膜１２を残存させることができる（ｉ
図）。
幅の広い凹部内にポジ型ホトレジスト１３のパターンを
形成する。この時、ホトレジスト１３のパターン端がＳ
ｉ○２膜１２膜設２にかからないように１μｍ程度のホ
トマスク合せ余裕を見込んでおく （ｇ図）。次いで、
全面にＤｅｅｐＵＶ光（遠紫外光二波長２００〜３２０
ｎＩ１１）を２０分間照射し、所謂ハードニング処理を
行なってホトレジスト１３を硬化させる。次いで、厚さ
１μｍのポジ型ホトレジス１４を全面に塗布し、表面を
平坦化させる（ｈ図）。次いで、ホトレジスト１３およ
び１４とＳ ｉｏ２膜１２とを等速でエツチングするド
ライエツチング法を用いてＳｉ基板１表面が露出するま
で全面エツチングする。その結果、溝内部にのみ、表面
が平坦なＳｉｎ、膜１２を残存させることができる（ｉ
図）。
本実施例では、絶縁物表面の凹部を有機物で充填する方
法として、ＤｅｅｐＵｖ照射によるハードニング処理を
行なって膜質を変化させたポジ型レジストと通常のポジ
型レジストの組み合せを用いる方法について述べたが、
１層目のポジ型レジストにハードニング処理を行なわな
い場合には２層目の有機物としてポジ型レジストを用い
ることはできない。すなわち同一のレジストでは２層目
のレジスト中の溶媒によって、既に溝内にパターニング
されている１層目のレジストが溶解してしまい、元の形
状を失なってしまうため、結局１層形成の場合と同心形
状になり、表面と平坦化させることはできない。従って
有機物充填による表面平坦化法では、１層目と２層目の
有機物がお互いに侵食されない材料である必要がある。
法として、ＤｅｅｐＵｖ照射によるハードニング処理を
行なって膜質を変化させたポジ型レジストと通常のポジ
型レジストの組み合せを用いる方法について述べたが、
１層目のポジ型レジストにハードニング処理を行なわな
い場合には２層目の有機物としてポジ型レジストを用い
ることはできない。すなわち同一のレジストでは２層目
のレジスト中の溶媒によって、既に溝内にパターニング
されている１層目のレジストが溶解してしまい、元の形
状を失なってしまうため、結局１層形成の場合と同心形
状になり、表面と平坦化させることはできない。従って
有機物充填による表面平坦化法では、１層目と２層目の
有機物がお互いに侵食されない材料である必要がある。
その例としてはネガレジストとポジレジストの組み合せ
やＰＩＱとネガレジストとの組み合せなどがある。
やＰＩＱとネガレジストとの組み合せなどがある。
本実施例によれば、任意の幅の溝に対してＳｉｎ、膜を
表面の平坦性を失なうことなく、また幅の狭い溝におけ
るＳｉｎ、膜特有の問題を回避しつつ、埋め込むことが
可能であり、従来絶縁分離材料としては適用が困難であ
ったＳ ｉｏ、膜を容易に用いることができる。
表面の平坦性を失なうことなく、また幅の狭い溝におけ
るＳｉｎ、膜特有の問題を回避しつつ、埋め込むことが
可能であり、従来絶縁分離材料としては適用が困難であ
ったＳ ｉｏ、膜を容易に用いることができる。
本発明によれば、溝の幅の制約を受けることなく、絶縁
物による絶縁分離領域が形成できるので従来の多結晶Ｓ
ｉと５ｉｎ２との組み合せによる溝幅を限定した絶縁分
離法に比べ、ＬＳＩ設計時の素子のレイアウト上の制約
が著しく軽減できる。
物による絶縁分離領域が形成できるので従来の多結晶Ｓ
ｉと５ｉｎ２との組み合せによる溝幅を限定した絶縁分
離法に比べ、ＬＳＩ設計時の素子のレイアウト上の制約
が著しく軽減できる。
また、配線容量を低減できることから回路の動作速度を
向上できる効果がある。
向上できる効果がある。
第１図は従来法の問題点を示す断面図、第２図は研磨に
よる平坦化の状態を示す断面図、第３図は有機物充填に
よる表面の平坦化を示す断面図、第４図は低温ＣＶＤ法
による絶縁物の段差被覆形状を示す断面図、第５図は高
温ＣＶＤ法による絶縁物の問題点を示す断面図、第６図
および第７図は傾斜のある溝形状を示す断面図、第８図
は本発明の実施例を示す加工工程断面図。 １・・・Ｓｉ基板、２・・・多結晶Ｓｉ、３，１３，１
４第 １ 図 ￥−Ｉ Ｚ 図 Ｙ ３ 回 第 ４ 図 ）タ 乙 図 第７ 図 第 ｇ 回 ’ｆｉｇ 図
よる平坦化の状態を示す断面図、第３図は有機物充填に
よる表面の平坦化を示す断面図、第４図は低温ＣＶＤ法
による絶縁物の段差被覆形状を示す断面図、第５図は高
温ＣＶＤ法による絶縁物の問題点を示す断面図、第６図
および第７図は傾斜のある溝形状を示す断面図、第８図
は本発明の実施例を示す加工工程断面図。 １・・・Ｓｉ基板、２・・・多結晶Ｓｉ、３，１３，１
４第 １ 図 ￥−Ｉ Ｚ 図 Ｙ ３ 回 第 ４ 図 ）タ 乙 図 第７ 図 第 ｇ 回 ’ｆｉｇ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面の、素子が形成される所定の領域に
薄膜のパターンを形成する工程と、該薄膜をマスクとし
て半導体基板をエッチングし溝を形成する工程と、該溝
を含む基板表面に絶縁物を形成する工程と、基板表面よ
り上方に位置する絶縁物のみを除去する工程を少なくと
も含み、溝内にのみ絶縁物を残存させる絶縁分離方法に
おいて、溝を含む基板表面に形成する絶縁物が温度７０
０℃以上の低圧化学気相成長法により生成する二酸化シ
リコン（ＳｉＯ＿２）であることを特徴とする絶縁分離
方法。 ２、半導体基板をエッチングして形成する溝の形状が、
少なくとも溝の開口部において溝の側壁が半導体基板表
面に対して７０°以下の角度で傾斜していることを特徴
とする特許請求の範囲第１項記載の絶縁分離方法。 ３、基板表面より上方に位置する絶縁物のみを除去する
手段として、絶縁物表面の凹凸を有機物で充填し、平坦
化した後、基板表面が露出するまで絶縁物と有機物を同
時に全面エッチすることを特徴とする特許請求の範囲第
１項記載の絶縁分離方法。 ４、特許請求の範囲第３項記載の絶縁物表面の凹凸を有
機物で充填し、平坦化する手段が絶縁物表面の凹部内に
のみ写真食刻法により有機物を残存させる工程と、絶縁
物表面の有機物が形成されていない凸部および有機物が
形成されている凹部を含む全面に異種の有機物を形成す
る工程からなることを特徴とする特許請求の範囲第１項
記載の絶縁分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14683884A JPS6126240A (ja) | 1984-07-17 | 1984-07-17 | 絶縁分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14683884A JPS6126240A (ja) | 1984-07-17 | 1984-07-17 | 絶縁分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126240A true JPS6126240A (ja) | 1986-02-05 |
Family
ID=15416669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14683884A Pending JPS6126240A (ja) | 1984-07-17 | 1984-07-17 | 絶縁分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126240A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916087A (en) * | 1988-08-31 | 1990-04-10 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches |
| JPH03268801A (ja) * | 1990-03-19 | 1991-11-29 | Kawasaki Steel Corp | Ｈ形鋼の圧延方法 |
| US5227014A (en) * | 1988-11-16 | 1993-07-13 | Sgs-Thomson Microelectronics S.R.L. | Tapering of holes through dielectric layers for forming contacts in integrated devices |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| KR970008403A (ko) * | 1995-07-10 | 1997-02-24 | 김주용 | 절연막 평탄화 방법 |
| US5633534A (en) * | 1993-12-06 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with enhanced planarization |
| US5793114A (en) * | 1993-12-17 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| US6284584B1 (en) * | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
-
1984
- 1984-07-17 JP JP14683884A patent/JPS6126240A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916087A (en) * | 1988-08-31 | 1990-04-10 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches |
| US5227014A (en) * | 1988-11-16 | 1993-07-13 | Sgs-Thomson Microelectronics S.R.L. | Tapering of holes through dielectric layers for forming contacts in integrated devices |
| JPH03268801A (ja) * | 1990-03-19 | 1991-11-29 | Kawasaki Steel Corp | Ｈ形鋼の圧延方法 |
| US5986330A (en) * | 1993-12-06 | 1999-11-16 | Stmicroelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5633534A (en) * | 1993-12-06 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with enhanced planarization |
| US5837613A (en) * | 1993-12-06 | 1998-11-17 | Stmicroelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| USRE39690E1 (en) * | 1993-12-06 | 2007-06-12 | Stmicroelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5793114A (en) * | 1993-12-17 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| US6284584B1 (en) * | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| US6514811B2 (en) | 1993-12-17 | 2003-02-04 | Stmicroelectronics, Inc. | Method for memory masking for periphery salicidation of active regions |
| US6661064B2 (en) | 1993-12-17 | 2003-12-09 | Stmicroelectronics, Inc. | Memory masking for periphery salicidation of active regions |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| KR970008403A (ko) * | 1995-07-10 | 1997-02-24 | 김주용 | 절연막 평탄화 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| JPS60147133A (ja) | 半導体基板内に溝を形成する方法 | |
| JPH08236526A (ja) | 集積回路デバイス用ウェファーの全表面を大域的平面化または平面化する方法 | |
| JP2000299380A (ja) | 半導体素子のコンタクト形成方法 | |
| JPS6126240A (ja) | 絶縁分離方法 | |
| JP3665275B2 (ja) | 位置合わせマークの形成方法 | |
| KR0145369B1 (ko) | 반도체 장치의 제조방법 | |
| JP3645142B2 (ja) | 半導体ウエハの処理方法ならびに半導体装置の製造方法 | |
| KR100403627B1 (ko) | 트랜치 소자분리 방법 | |
| JP3651344B2 (ja) | 半導体装置の製造方法 | |
| KR100319186B1 (ko) | 트렌치 격리의 제조 방법 | |
| KR100632422B1 (ko) | 반도체 기판내에 구조를 형성하는 방법 | |
| KR100546153B1 (ko) | 반도체소자의콘택형성방법 | |
| JPS5840338B2 (ja) | 半導体装置の製造法 | |
| KR100513366B1 (ko) | 반도체소자의 제조방법 | |
| JPH0590197A (ja) | 半導体装置の製造方法 | |
| JPH0481329B2 (ja) | ||
| KR100507362B1 (ko) | 반도체소자의 제조방법 | |
| KR20090071771A (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20000042880A (ko) | 반도체 소자의 제조방법 | |
| JPS61154148A (ja) | 半導体装置の製造方法 | |
| KR940009578B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH05129253A (ja) | 半導体装置の製造方法 | |
| KR20030049575A (ko) | 반도체소자의 무경계 콘택홀 형성방법 |