JPH10242275A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10242275A JPH10242275A JP4336797A JP4336797A JPH10242275A JP H10242275 A JPH10242275 A JP H10242275A JP 4336797 A JP4336797 A JP 4336797A JP 4336797 A JP4336797 A JP 4336797A JP H10242275 A JPH10242275 A JP H10242275A
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- Japan
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- film
- insulating film
- interlayer insulating
- plug
- contact hole
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Abstract
(57)【要約】
【課題】 ＰＳＣ（Poiy Shrinked Contact ）法よって
ポリプラグを形成する場合に、プラグロスやポリ残りを
防止できる半導体装置の製造装置を提供する。 【解決手段】 Ｓｉ基板１０上の層間絶縁膜１６にコン
タクトホール２４を形成し、ここにＳｉ膜２６を堆積し
てコンタクトホール２４を埋め込み、エッチバックして
パッド付きポリプラグ２８を形成する。次に、ポリプラ
グ２８と層間絶縁膜１６の上面にエッチングレートの大
きいＳｉ膜３６をＣＶＤにより形成する。この後、全面
エッチバックしてポリプラグ２８を露出させる。そし
て、この上層に絶縁膜３０を積層してコンタクトホール
３２を形成し、このコンタクトホール３２に金属プラグ
３４を設ける。
ポリプラグを形成する場合に、プラグロスやポリ残りを
防止できる半導体装置の製造装置を提供する。 【解決手段】 Ｓｉ基板１０上の層間絶縁膜１６にコン
タクトホール２４を形成し、ここにＳｉ膜２６を堆積し
てコンタクトホール２４を埋め込み、エッチバックして
パッド付きポリプラグ２８を形成する。次に、ポリプラ
グ２８と層間絶縁膜１６の上面にエッチングレートの大
きいＳｉ膜３６をＣＶＤにより形成する。この後、全面
エッチバックしてポリプラグ２８を露出させる。そし
て、この上層に絶縁膜３０を積層してコンタクトホール
３２を形成し、このコンタクトホール３２に金属プラグ
３４を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＳｉ基板上
の層間絶縁膜にＰＳＣ（Poiy Shrinked Contact）法を
用いてコンタクトホールを形成し、ポリプラグ（Ｐｏｌ
ｙ Ｐｌｕｇ，多結晶シリコンプラグ）を設けるように
した半導体装置の製造方法に関する。
の層間絶縁膜にＰＳＣ（Poiy Shrinked Contact）法を
用いてコンタクトホールを形成し、ポリプラグ（Ｐｏｌ
ｙ Ｐｌｕｇ，多結晶シリコンプラグ）を設けるように
した半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩでは、ゲート長が０．２５
μｍ世代となり、コンタクトホール径がメモリセルの面
積に占める割合が増え、チップの縮小を困難にさせてい
る。これは、コンタクトホール径を小さくすれば解決で
きるが、実際には、コンタクトホールを形成するときの
マスクパターニング技術に限界があるため、コンタクト
ホール径を小さくすることは困難であった。そこで有力
視されるのがＰＳＣ（Poiy Shrinked Contact ）法であ
る。
μｍ世代となり、コンタクトホール径がメモリセルの面
積に占める割合が増え、チップの縮小を困難にさせてい
る。これは、コンタクトホール径を小さくすれば解決で
きるが、実際には、コンタクトホールを形成するときの
マスクパターニング技術に限界があるため、コンタクト
ホール径を小さくすることは困難であった。そこで有力
視されるのがＰＳＣ（Poiy Shrinked Contact ）法であ
る。
【０００３】図４、図５は、従来のＰＳＣ法を用いた半
導体装置の製造工程の一例を示す説明図である。まず、
図４（Ａ）に示すように、公知のプロセスでＳｉ基板１
０上にトランジスタ１２、１４を形成した後、層間絶縁
膜１６を形成し、この絶縁膜１６上に第１Ｓｉ膜１８を
堆積し、次にレジスト８をパターニングする。次に、図
４（Ｂ）に示すように、第１Ｓｉ膜１８と層間絶縁膜１
６の一部をエッチングしてコンタクトホール用の溝２０
を形成する。次に、図４（Ｃ）に示すように、第２Ｓｉ
膜２２を堆積して前記溝２０の一部を縮小し、図４
（Ｄ）に示すように、前記第２Ｓｉ膜２２をエッチバッ
クしてサイドウォール２２２、２２４を形成し、このサ
イドウォール２２２、２２４をマクスとして、図５
（Ｅ）に示すように、層間絶縁膜１６をエッチングして
コンタクトホール２４を形成する。
導体装置の製造工程の一例を示す説明図である。まず、
図４（Ａ）に示すように、公知のプロセスでＳｉ基板１
０上にトランジスタ１２、１４を形成した後、層間絶縁
膜１６を形成し、この絶縁膜１６上に第１Ｓｉ膜１８を
堆積し、次にレジスト８をパターニングする。次に、図
４（Ｂ）に示すように、第１Ｓｉ膜１８と層間絶縁膜１
６の一部をエッチングしてコンタクトホール用の溝２０
を形成する。次に、図４（Ｃ）に示すように、第２Ｓｉ
膜２２を堆積して前記溝２０の一部を縮小し、図４
（Ｄ）に示すように、前記第２Ｓｉ膜２２をエッチバッ
クしてサイドウォール２２２、２２４を形成し、このサ
イドウォール２２２、２２４をマクスとして、図５
（Ｅ）に示すように、層間絶縁膜１６をエッチングして
コンタクトホール２４を形成する。
【０００４】次に、図５（Ｆ）に示すように、第３Ｓｉ
膜２６を堆積してコンタクトホール２４を埋め込み、図
５（Ｇ）に示すように、第３Ｓｉ膜２６および第１Ｓｉ
膜１８をエッチバックして、ポリシリコン（多結晶シリ
コン，Ｐｏｌｙ Ｓｉ）よりなるパッド付きポリプラグ
２８を形成する。この後、図５（Ｈ）に示すように、ポ
リプラグ２８および層間絶縁膜１６の上層に絶縁膜３０
を積層して、異方性エッチング等によりコンタクトホー
ル３２を形成し、このコンタクトホール３２に金属プラ
グ３４を設ける。
膜２６を堆積してコンタクトホール２４を埋め込み、図
５（Ｇ）に示すように、第３Ｓｉ膜２６および第１Ｓｉ
膜１８をエッチバックして、ポリシリコン（多結晶シリ
コン，Ｐｏｌｙ Ｓｉ）よりなるパッド付きポリプラグ
２８を形成する。この後、図５（Ｈ）に示すように、ポ
リプラグ２８および層間絶縁膜１６の上層に絶縁膜３０
を積層して、異方性エッチング等によりコンタクトホー
ル３２を形成し、このコンタクトホール３２に金属プラ
グ３４を設ける。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例では、例えば図５（Ｇ）（Ｈ）に示すように、ポリ
プラグ２８のエッチング面が層間絶縁膜１６のエッチン
グ面より深くなってプラグロス（Ｐｌｕｇ Ｌｏｓｓ）
ＰＬが大きくなったり、反対にプラグロスＰＬを抑制す
るために、オーバーエッチング量を小さくすると、エッ
チング装置の均一性の問題から、層間絶縁膜１６の上面
にＰｏｌｙ残りが発生してしまう。ここで、エッチング
の方法としては、プラズマの発光をチェックすることな
どによるエッチングの終点を確認するという技術がある
が、ポリプラグ２８のエッチバックの場合、プラグロス
の抑制に対してはあまり効果がない。このため、プラグ
ロスが発生すると、上層の平坦化やスタックコンタクト
を形成する際に悪影響を与える。例えば、ポリ（Ｐｏｌ
ｙ）残りはショートの原因となり、逆にプラグロスは、
図５（Ｈ）に示すように、スタックコンタクトの接続不
良を招くこととなる。メモリセルサイズを小さくするの
にスタックコンタクトは必須であるため、改善が求めら
れていた。そこで本発明の目的は、例えばＰＳＣ法よっ
てポリプラグを形成する場合に、プラグロスやポリ残り
を防止できる半導体装置の製造装置を提供することにあ
る。
来例では、例えば図５（Ｇ）（Ｈ）に示すように、ポリ
プラグ２８のエッチング面が層間絶縁膜１６のエッチン
グ面より深くなってプラグロス（Ｐｌｕｇ Ｌｏｓｓ）
ＰＬが大きくなったり、反対にプラグロスＰＬを抑制す
るために、オーバーエッチング量を小さくすると、エッ
チング装置の均一性の問題から、層間絶縁膜１６の上面
にＰｏｌｙ残りが発生してしまう。ここで、エッチング
の方法としては、プラズマの発光をチェックすることな
どによるエッチングの終点を確認するという技術がある
が、ポリプラグ２８のエッチバックの場合、プラグロス
の抑制に対してはあまり効果がない。このため、プラグ
ロスが発生すると、上層の平坦化やスタックコンタクト
を形成する際に悪影響を与える。例えば、ポリ（Ｐｏｌ
ｙ）残りはショートの原因となり、逆にプラグロスは、
図５（Ｈ）に示すように、スタックコンタクトの接続不
良を招くこととなる。メモリセルサイズを小さくするの
にスタックコンタクトは必須であるため、改善が求めら
れていた。そこで本発明の目的は、例えばＰＳＣ法よっ
てポリプラグを形成する場合に、プラグロスやポリ残り
を防止できる半導体装置の製造装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明は前記目的を達成
するため、Ｓｉ基板上の層間絶縁膜にコンタクトホール
を形成し、このコンタクトホールにポリプラグを設ける
ようにした半導体装置の製造方法において、前記ポリプ
ラグをプラグロスをもった状態に形成するとともに、前
記ポリプラグと層間絶縁膜の上面にＳｉ膜を形成した
後、このＳｉ膜を全面エッチバックして、前記ポリプラ
グを露出させるようにしたことを特徴とする。
するため、Ｓｉ基板上の層間絶縁膜にコンタクトホール
を形成し、このコンタクトホールにポリプラグを設ける
ようにした半導体装置の製造方法において、前記ポリプ
ラグをプラグロスをもった状態に形成するとともに、前
記ポリプラグと層間絶縁膜の上面にＳｉ膜を形成した
後、このＳｉ膜を全面エッチバックして、前記ポリプラ
グを露出させるようにしたことを特徴とする。
【０００７】以上のような本発明による半導体装置の製
造方法において、プラグロスをもって形成されたポリプ
ラグと層間絶縁膜の上面にＳｉ膜を形成し、これを全面
エッチバックして、ポリプラグを露出させるようにする
ことから、ポリプラグにおけるプラグロスによるスタッ
クコンタクトの接続不良をなくすことができ、また、ポ
リ残りが生じることなく、ショートの原因を解消でき
る。
造方法において、プラグロスをもって形成されたポリプ
ラグと層間絶縁膜の上面にＳｉ膜を形成し、これを全面
エッチバックして、ポリプラグを露出させるようにする
ことから、ポリプラグにおけるプラグロスによるスタッ
クコンタクトの接続不良をなくすことができ、また、ポ
リ残りが生じることなく、ショートの原因を解消でき
る。
【０００８】
【発明の実施の形態】次に、本発明による半導体装置の
製造方法の実施の形態例について説明する。図１乃至図
３は、本発明によるＰＳＣ法を用いた半導体装置の製造
工程の一例を示す説明図であり、図４、図５と共通する
要素については、同一符号を付して説明する。
製造方法の実施の形態例について説明する。図１乃至図
３は、本発明によるＰＳＣ法を用いた半導体装置の製造
工程の一例を示す説明図であり、図４、図５と共通する
要素については、同一符号を付して説明する。
【０００９】まず、図１（Ａ）に示すように、公知のプ
ロセスでＳｉ基板１０上にトランジスタ１２、１４を形
成した後、ＳｉＯ2 による層間絶縁膜１６を形成し、こ
の絶縁膜１６上に第１Ｓｉ膜１８を例えば３５０ｎｍ堆
積し、次にレジスト８を例えば０．３０μｍ□でパター
ニングする。次に、図１（Ｂ）に示すように、第１Ｓｉ
膜１８と層間絶縁膜１６の一部をエッチングしてコンタ
クトホール用の溝２０を形成する。次に、図１（Ｃ）に
示すように、第２Ｓｉ膜２２を例えば１５０ｎｍ堆積し
て前記溝２０の一部を縮小（Shrink）し、図１（Ｄ）に
示すように、前記第２Ｓｉ膜２２をエッチバックしてサ
イドウォール２２２、２２４を形成する。
ロセスでＳｉ基板１０上にトランジスタ１２、１４を形
成した後、ＳｉＯ2 による層間絶縁膜１６を形成し、こ
の絶縁膜１６上に第１Ｓｉ膜１８を例えば３５０ｎｍ堆
積し、次にレジスト８を例えば０．３０μｍ□でパター
ニングする。次に、図１（Ｂ）に示すように、第１Ｓｉ
膜１８と層間絶縁膜１６の一部をエッチングしてコンタ
クトホール用の溝２０を形成する。次に、図１（Ｃ）に
示すように、第２Ｓｉ膜２２を例えば１５０ｎｍ堆積し
て前記溝２０の一部を縮小（Shrink）し、図１（Ｄ）に
示すように、前記第２Ｓｉ膜２２をエッチバックしてサ
イドウォール２２２、２２４を形成する。
【００１０】そして、サイドウォール２２２、２２４を
形成するＳｉと層間絶縁膜１６を形成するＳｉＯ2 のエ
ッチング選択比を利用して、Ｓｉをマクスとして、図２
（Ｅ）に示すように、層間絶縁膜１６のＳｉＯ2 をエッ
チングしてコンタクトホール（Shrinked Contact）２４
を形成する。次に、図２（Ｆ）に示すように、第３Ｓｉ
膜２６を例えば３５０ｎｍ堆積してコンタクトホール２
４を埋め込み、図２（Ｇ）に示すように、第３Ｓｉ膜２
６および第１Ｓｉ膜１８のマスクポリ（Ｍａｓｋ Ｐｏ
ｌｙ）をエッチバックし、パッド付きポリプラグ２８を
形成する。この際、マスクポリのポリ（Ｐｏｌｙ）残り
が完全になくなり、プラグロス（Ｐｌｕｇ Ｌｏｓｓ）
が形成されるようなタイミングでエッチバックを制御す
る。
形成するＳｉと層間絶縁膜１６を形成するＳｉＯ2 のエ
ッチング選択比を利用して、Ｓｉをマクスとして、図２
（Ｅ）に示すように、層間絶縁膜１６のＳｉＯ2 をエッ
チングしてコンタクトホール（Shrinked Contact）２４
を形成する。次に、図２（Ｆ）に示すように、第３Ｓｉ
膜２６を例えば３５０ｎｍ堆積してコンタクトホール２
４を埋め込み、図２（Ｇ）に示すように、第３Ｓｉ膜２
６および第１Ｓｉ膜１８のマスクポリ（Ｍａｓｋ Ｐｏ
ｌｙ）をエッチバックし、パッド付きポリプラグ２８を
形成する。この際、マスクポリのポリ（Ｐｏｌｙ）残り
が完全になくなり、プラグロス（Ｐｌｕｇ Ｌｏｓｓ）
が形成されるようなタイミングでエッチバックを制御す
る。
【００１１】次に、図２（Ｈ）に示すように、ポリプラ
グ２８と層間絶縁膜１６の上面に、層間絶縁膜１６と同
じ膜か前記第３Ｓｉ膜２６よりも不純物濃度を大きくし
てエッチングレートを大きくした第４Ｓｉ膜３６をＣＶ
Ｄ（Chemical Vapor Deposition ）により形成する。こ
の後、図３（Ｉ）に示すように、イオンエッチングによ
って全面をエッチバックしてポリプラグ２８を露出させ
るようにする。そして、図３（Ｊ）に示すように、ポリ
プラグ２８および層間絶縁膜１６の上層に絶縁膜３０を
積層して、異方性エッチング等によりコンタクトホール
３２を形成し、このコンタクトホール３２に金属プラグ
３４を設ける。以上のようにして、スタックコンタクト
を形成して、ポリプラグ２８および金属プラグ３４を接
続し、図示しない上層の配線と接続する。
グ２８と層間絶縁膜１６の上面に、層間絶縁膜１６と同
じ膜か前記第３Ｓｉ膜２６よりも不純物濃度を大きくし
てエッチングレートを大きくした第４Ｓｉ膜３６をＣＶ
Ｄ（Chemical Vapor Deposition ）により形成する。こ
の後、図３（Ｉ）に示すように、イオンエッチングによ
って全面をエッチバックしてポリプラグ２８を露出させ
るようにする。そして、図３（Ｊ）に示すように、ポリ
プラグ２８および層間絶縁膜１６の上層に絶縁膜３０を
積層して、異方性エッチング等によりコンタクトホール
３２を形成し、このコンタクトホール３２に金属プラグ
３４を設ける。以上のようにして、スタックコンタクト
を形成して、ポリプラグ２８および金属プラグ３４を接
続し、図示しない上層の配線と接続する。
【００１２】以上のように、本例では、ＰＳＣにおい
て、マスクポリをエッチングしてポリプラグ２８を形成
し、この上面に酸化膜（第４Ｓｉ膜３６）をＣＶＤによ
り形成し、これをイオンエッチングにより全面エッチバ
ックすることにより、ポリプラグ２８が完全に露出した
状態になるまでエッチングするようにした。このため、
プラグロスによるスタックコンタクトの接続不良を防止
することができ、また、ポリプラグ２８の形成時に、プ
ラグロスが形成されるようにエッチングを行うことによ
り、ポリ残りを確実に除去でき、ショートの原因を解消
することができる。
て、マスクポリをエッチングしてポリプラグ２８を形成
し、この上面に酸化膜（第４Ｓｉ膜３６）をＣＶＤによ
り形成し、これをイオンエッチングにより全面エッチバ
ックすることにより、ポリプラグ２８が完全に露出した
状態になるまでエッチングするようにした。このため、
プラグロスによるスタックコンタクトの接続不良を防止
することができ、また、ポリプラグ２８の形成時に、プ
ラグロスが形成されるようにエッチングを行うことによ
り、ポリ残りを確実に除去でき、ショートの原因を解消
することができる。
【００１３】なお、本発明は、以上の例に限定されるも
のではなく、ポリプラグの形成後にプラグロスが生じる
ような各種の半導体装置の製造方法として広く適用する
ことができる。
のではなく、ポリプラグの形成後にプラグロスが生じる
ような各種の半導体装置の製造方法として広く適用する
ことができる。
【００１４】
【発明の効果】以上説明したように、本発明では、Ｓｉ
基板上の層間絶縁膜にコンタクトホールを形成し、この
コンタクトホールにポリプラグを設ける場合に、前記ポ
リプラグをプラグロスをもった状態に形成するととも
に、前記ポリプラグと層間絶縁膜の上面にＳｉ膜を形成
した後、このＳｉ膜を全面エッチバックして、前記ポリ
プラグを露出させるようにした。このため、プラグロス
によるスタックコンタクトの接続不良を防止することが
できる。また、ポリプラグの形成時に、プラグロスが形
成されるようにエッチングを行うことにより、ポリ残り
を確実に除去できるので、ショートの原因を解消するこ
とができる。
基板上の層間絶縁膜にコンタクトホールを形成し、この
コンタクトホールにポリプラグを設ける場合に、前記ポ
リプラグをプラグロスをもった状態に形成するととも
に、前記ポリプラグと層間絶縁膜の上面にＳｉ膜を形成
した後、このＳｉ膜を全面エッチバックして、前記ポリ
プラグを露出させるようにした。このため、プラグロス
によるスタックコンタクトの接続不良を防止することが
できる。また、ポリプラグの形成時に、プラグロスが形
成されるようにエッチングを行うことにより、ポリ残り
を確実に除去できるので、ショートの原因を解消するこ
とができる。
【図１】本発明によるＰＳＣ法を用いた半導体装置の製
造工程の一例を示す説明図である。
造工程の一例を示す説明図である。
【図２】本発明によるＰＳＣ法を用いた半導体装置の製
造工程の一例を示す説明図である。
造工程の一例を示す説明図である。
【図３】本発明によるＰＳＣ法を用いた半導体装置の製
造工程の一例を示す説明図である。
造工程の一例を示す説明図である。
【図４】従来のＰＳＣ法を用いた半導体装置の製造工程
の一例を示す説明図である。
の一例を示す説明図である。
【図５】従来のＰＳＣ法を用いた半導体装置の製造工程
の一例を示す説明図である。
の一例を示す説明図である。
８……レジスト、１０……Ｓｉ基板、１２、１４……ト
ランジスタ、１６……層間絶縁膜、１８……第１Ｓｉ
膜、２０……溝、２２……第２Ｓｉ膜、２２２、２２４
……サイドウォール、２４、３２……コンタクトホー
ル、２６……第３Ｓｉ膜、２８……ポリプラグ、３０…
…絶縁膜、３４……金属プラグ、３６……第４Ｓｉ膜。
ランジスタ、１６……層間絶縁膜、１８……第１Ｓｉ
膜、２０……溝、２２……第２Ｓｉ膜、２２２、２２４
……サイドウォール、２４、３２……コンタクトホー
ル、２６……第３Ｓｉ膜、２８……ポリプラグ、３０…
…絶縁膜、３４……金属プラグ、３６……第４Ｓｉ膜。
Claims (8)
- 【請求項１】 Ｓｉ基板上の層間絶縁膜にコンタクトホ
ールを形成し、このコンタクトホールにポリプラグを設
けるようにした半導体装置の製造方法において、 前記ポリプラグをプラグロスをもった状態に形成すると
ともに、 前記ポリプラグと層間絶縁膜の上面にＳｉ膜を形成した
後、このＳｉ膜を全面エッチバックして、前記ポリプラ
グを露出させるようにした、 ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ポリプラグと層間絶縁膜の上面に形
成するＳｉ膜は、ポリプラグよりもエッチングレートが
大きいものであることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記ポリプラグと層間絶縁膜の上面に形
成するＳｉ膜は、層間絶縁膜と同じ膜であることを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記ポリプラグと層間絶縁膜の上面に形
成するＳｉ膜は、前記ポリプラグよりも不純物濃度を大
きくしたものであることを特徴とする請求項２記載の半
導体装置の製造方法。 - 【請求項５】 トランジスタが形成されたＳｉ基板の上
面に層間絶縁膜を形成し、この絶縁膜上に第１Ｓｉ膜を
堆積し、次にレジストをパターニングして、第１Ｓｉ膜
と層間絶縁膜に一部をエッチングしてコンタクトホール
用の溝を形成し、次に、第２Ｓｉ膜を堆積して前記溝の
一部を縮小し、前記第２Ｓｉ膜をエッチバックしてサイ
ドウォールを形成し、このサイドウォールをマクスとし
て層間絶縁膜をエッチングして前記コンタクトホールを
形成するようにしたことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項６】 前記コンタクトホールを形成した後、第
３Ｓｉ膜を堆積して前記コンタクトホールを埋め込み、
次に前記第３Ｓｉ膜および第１Ｓｉ膜をエッチバック
し、パッド付きポリプラグを形成するようにしたことを
特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記ポリプラグを形成した後、前記ポリ
プラグと層間絶縁膜の上面に、層間絶縁膜と同じ膜か前
記第３Ｓｉ膜よりも不純物濃度を大きくしてエッチング
レートを大きくした第４Ｓｉ膜をＣＶＤにより形成し、
この後、全面エッチバックして前記ポリプラグを露出さ
せるようにしたことを特徴とする請求項６記載の半導体
装置の製造方法。 - 【請求項８】 前記全面エッチバックによって露出した
ポリプラグおよび層間絶縁膜の上面に、さらに絶縁膜を
形成してコンタクトホールを形成し、金属プラグを埋め
込むようにしたことを特徴とする請求項１乃至７のいず
れか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336797A JPH10242275A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336797A JPH10242275A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242275A true JPH10242275A (ja) | 1998-09-11 |
Family
ID=12661886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336797A Pending JPH10242275A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734067B2 (en) | 1998-12-09 | 2004-05-11 | Matsushita Electric Industrial Co., Ltd. | Method of forming a semiconductor storage device |
| CN100385643C (zh) * | 2004-11-09 | 2008-04-30 | 台湾积体电路制造股份有限公司 | 插栓的形成方法与双镶嵌结构的制造方法 |
-
1997
- 1997-02-27 JP JP4336797A patent/JPH10242275A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734067B2 (en) | 1998-12-09 | 2004-05-11 | Matsushita Electric Industrial Co., Ltd. | Method of forming a semiconductor storage device |
| CN100385643C (zh) * | 2004-11-09 | 2008-04-30 | 台湾积体电路制造股份有限公司 | 插栓的形成方法与双镶嵌结构的制造方法 |
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