JPS6362102B2 - - Google Patents
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- JPS6362102B2 JPS6362102B2 JP57089410A JP8941082A JPS6362102B2 JP S6362102 B2 JPS6362102 B2 JP S6362102B2 JP 57089410 A JP57089410 A JP 57089410A JP 8941082 A JP8941082 A JP 8941082A JP S6362102 B2 JPS6362102 B2 JP S6362102B2
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- Japan
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- polysilicon layer
- layer
- polysilicon
- polycrystalline silicon
- silicon dioxide
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法、詳しくは配線
層として用いられる多結晶シリコン（ポリシリコ
ン）の２層構造において、これら２層の配線間の
短絡および浮遊容量の発生が防止されうる２層配
線を形成する方法に関する。
層として用いられる多結晶シリコン（ポリシリコ
ン）の２層構造において、これら２層の配線間の
短絡および浮遊容量の発生が防止されうる２層配
線を形成する方法に関する。
(2) 技術の背景
MOSメモリのダイナミツクRAM（Ｄ−RAM）
の配線にはポリシリコンの２層構造が用いられ
る。かかるＤ−RAMの一部を第１図に示すと、
砂地を付した部分１は第１ポリシリコン層、斜線
を付した部分２は第２ポリシリコン層で、これら
は二酸化シリコン膜によつて絶縁されている。か
かるポリシリコン層の２層構造は第２図に示され
る工程で形成される。
の配線にはポリシリコンの２層構造が用いられ
る。かかるＤ−RAMの一部を第１図に示すと、
砂地を付した部分１は第１ポリシリコン層、斜線
を付した部分２は第２ポリシリコン層で、これら
は二酸化シリコン膜によつて絶縁されている。か
かるポリシリコン層の２層構造は第２図に示され
る工程で形成される。
第２図ａを参照すると（なお第２図以下におい
て既に図示した部分と同じ部分は同じ符号を付し
て示す）、例えばシリコン基板１１には通常の技
術によつて、酸化膜１３と素子分離用のフイール
ド酸化膜１２とが形成され、その上に既に第１図
に示す如くパターニングされ終つた第１ポリシリ
コン配線層１、その上には絶縁膜（二酸化シリコ
ン膜）１４、またその上には全面に第２ポリシリ
コン層２ａが形成されている。かかる第２ポリシ
リコン層２ａを第１図に示される如くパターニン
グするが、そのためには全面にホトレジスト膜を
塗布形成し、それをパターニングしてホトレジス
ト膜１５を残す。
て既に図示した部分と同じ部分は同じ符号を付し
て示す）、例えばシリコン基板１１には通常の技
術によつて、酸化膜１３と素子分離用のフイール
ド酸化膜１２とが形成され、その上に既に第１図
に示す如くパターニングされ終つた第１ポリシリ
コン配線層１、その上には絶縁膜（二酸化シリコ
ン膜）１４、またその上には全面に第２ポリシリ
コン層２ａが形成されている。かかる第２ポリシ
リコン層２ａを第１図に示される如くパターニン
グするが、そのためには全面にホトレジスト膜を
塗布形成し、それをパターニングしてホトレジス
ト膜１５を残す。
次いで、ホトレジスト膜１５をマスクに、四塩
化炭素（CCl4）ガスを用いるリアクテイブ・イ
オン・エツチング（RIE）によつて第２層ポリシ
リコン層２ａをエツチングし、ホトレジスト膜を
除去すると、第２ポリシリコン層２が形成され
る。
化炭素（CCl4）ガスを用いるリアクテイブ・イ
オン・エツチング（RIE）によつて第２層ポリシ
リコン層２ａをエツチングし、ホトレジスト膜を
除去すると、第２ポリシリコン層２が形成され
る。
(3) 従来技術と問題点
上記した従来技術において、RIEによるエツチ
ングが終つたところで、第１ポリシリコン層の側
壁に２層目のポリシリコン２ｂが第２図ｂに示さ
れる如く残り、かかる状態は第３図ａの平面図に
示される。なお同図において、第１ポリシリコン
層１の上には図示されない酸化膜１４が存在す
る。かかるポリシリコン２ｂは、配線として用い
られる第１ポリシリコン層１と第２ポリシリコン
層２との間を短絡する。
ングが終つたところで、第１ポリシリコン層の側
壁に２層目のポリシリコン２ｂが第２図ｂに示さ
れる如く残り、かかる状態は第３図ａの平面図に
示される。なお同図において、第１ポリシリコン
層１の上には図示されない酸化膜１４が存在す
る。かかるポリシリコン２ｂは、配線として用い
られる第１ポリシリコン層１と第２ポリシリコン
層２との間を短絡する。
かかる短絡を解消するために、前記した酸化膜
１４に窓１６を窓開けし、ポリシリコン２ｂを窓
のところで除去することが行われる。かかる処理
によつて第１と第２のポリシリコン層１，２間の
短絡の問題は解決されるが、なお残存ポリシリコ
ン２ｂがあり、それが浮遊容量等の原因となりＤ
−RAMの特性に悪影響を及ぼす。また窓１６の
窓開けという余分の工程が必要になるだけでな
く、それの位置ずれがないよう配慮しなければな
らない。
１４に窓１６を窓開けし、ポリシリコン２ｂを窓
のところで除去することが行われる。かかる処理
によつて第１と第２のポリシリコン層１，２間の
短絡の問題は解決されるが、なお残存ポリシリコ
ン２ｂがあり、それが浮遊容量等の原因となりＤ
−RAMの特性に悪影響を及ぼす。また窓１６の
窓開けという余分の工程が必要になるだけでな
く、それの位置ずれがないよう配慮しなければな
らない。
(4) 発明の目的
本発明は上記従来技術の欠点に鑑み、MOSメ
モリのＤ−RAMの製造のために第２ポリシリコ
ン層を絶縁膜を介して第１ポリシリコン層上に形
成するにおいて、第２ポリシリコン層のパターニ
ングの後に残存するポリシリコンによる従来技術
に経験された短絡、浮遊容量等の問題の発生を防
止しうる方法を提供することを目的とする。
モリのＤ−RAMの製造のために第２ポリシリコ
ン層を絶縁膜を介して第１ポリシリコン層上に形
成するにおいて、第２ポリシリコン層のパターニ
ングの後に残存するポリシリコンによる従来技術
に経験された短絡、浮遊容量等の問題の発生を防
止しうる方法を提供することを目的とする。
(5) 発明の構成
そしてこの目的は本発明によれば、従来技術に
おけると同様にシリコン基板上に形成された第１
ポリシリコン層上に絶縁膜を介して第２ポリシリ
コン層を全面に形成した後に、第２ポリシリコン
層上に二酸化シリコン膜を付着する工程、次いで
前記二酸化シリコン膜が付着した第２ポリシリコ
ン層をRIEでエツチングしてパターニングする工
程、およびプラズマエツチングにより第１ポリシ
リコン層の側壁に付着している第２ポリシリコン
層の残存ポリシリコンを除去する工程を含む半導
体装置の製造方法を提供することによつて達成さ
れる。
おけると同様にシリコン基板上に形成された第１
ポリシリコン層上に絶縁膜を介して第２ポリシリ
コン層を全面に形成した後に、第２ポリシリコン
層上に二酸化シリコン膜を付着する工程、次いで
前記二酸化シリコン膜が付着した第２ポリシリコ
ン層をRIEでエツチングしてパターニングする工
程、およびプラズマエツチングにより第１ポリシ
リコン層の側壁に付着している第２ポリシリコン
層の残存ポリシリコンを除去する工程を含む半導
体装置の製造方法を提供することによつて達成さ
れる。
(6) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第４図に本発明の半導体装置の製造方法を実施
する工程における当該装置の要部の断面図が示さ
れる。先ず、従来技術におけると同様にシリコン
基板１１に、フイールド酸化膜１２、酸化膜１
３、3000Åの膜厚の第１ポリシリコン層１、2000
Åの膜厚の二酸化シリコン膜１４、4000Åの膜厚
の第２ポリシリコン層２ａを形成した後に、第２
ポリシリコン層２ａ全面上に500Åの厚さに二酸
化シリコン膜１７を例えば化学気相成長法
（CVD法）で成長する（第４図ａ）。
する工程における当該装置の要部の断面図が示さ
れる。先ず、従来技術におけると同様にシリコン
基板１１に、フイールド酸化膜１２、酸化膜１
３、3000Åの膜厚の第１ポリシリコン層１、2000
Åの膜厚の二酸化シリコン膜１４、4000Åの膜厚
の第２ポリシリコン層２ａを形成した後に、第２
ポリシリコン層２ａ全面上に500Åの厚さに二酸
化シリコン膜１７を例えば化学気相成長法
（CVD法）で成長する（第４図ａ）。
次いで、四ふつ化炭素／水素（CF4／H2）ガス
を用いるRIEで二酸化シリコン膜１７を、引続き
CCl4を用いるRIEで第２ポリシリコン層２ａをエ
ツチングして第２ポリシリコン層のパターンを形
成する（第４図ｂ）。パターニングされた第２ポ
リシリコン層２ａの上には二酸化シリコン膜１７
が残存しているが、第１ポリシリコン層１の側壁
に付着して残つているポリシリコン２ｂの上の二
酸化シリコン膜は既に除去され終つている。
を用いるRIEで二酸化シリコン膜１７を、引続き
CCl4を用いるRIEで第２ポリシリコン層２ａをエ
ツチングして第２ポリシリコン層のパターンを形
成する（第４図ｂ）。パターニングされた第２ポ
リシリコン層２ａの上には二酸化シリコン膜１７
が残存しているが、第１ポリシリコン層１の側壁
に付着して残つているポリシリコン２ｂの上の二
酸化シリコン膜は既に除去され終つている。
次いで、プラズマエツチングで第１ポリシリコ
ン層１の側壁に付着しているポリシリコン２ｂを
除去する（第４図ｃ）。ところで、プラズマエツ
チングにおいてはサイドエツチングも進行する
が、そのサイドエツチングと時間の経過との間に
は第５図の線図に示す関係がある。従つて、上記
したプラズマエツチングにおいて、第４図ｂに示
される第２ポリシリコン層２ａはサイドエツチン
グによつて細かくなるから、最終的に形成される
第２ポリシリコン層２の幅が所定の値をもつよう
に、上記のプラズマエツチングにおいてはパター
ン幅を第５図の線図により適宜（最終的に形成さ
れるべき第２ポリシリコン層２の幅よりも大に）
設定すると、第２ポリシリコン層２を常に所定の
幅に正確に形成することが可能となる。以後は通
常の工程に従がつてＤ−RAMを形成する。
ン層１の側壁に付着しているポリシリコン２ｂを
除去する（第４図ｃ）。ところで、プラズマエツ
チングにおいてはサイドエツチングも進行する
が、そのサイドエツチングと時間の経過との間に
は第５図の線図に示す関係がある。従つて、上記
したプラズマエツチングにおいて、第４図ｂに示
される第２ポリシリコン層２ａはサイドエツチン
グによつて細かくなるから、最終的に形成される
第２ポリシリコン層２の幅が所定の値をもつよう
に、上記のプラズマエツチングにおいてはパター
ン幅を第５図の線図により適宜（最終的に形成さ
れるべき第２ポリシリコン層２の幅よりも大に）
設定すると、第２ポリシリコン層２を常に所定の
幅に正確に形成することが可能となる。以後は通
常の工程に従がつてＤ−RAMを形成する。
(7) 発明の効果
以上、詳細に説明したように、本発明の方法に
よると、第１ポリシリコン層の上に第２ポリシリ
コン層が、短絡の危険なく、また浮遊容量等発生
の原因を作ることなしに、正確なパターン幅で形
成されうるので、製造される半導体装置の信頼性
向上に効果大である。なお、上記の説明において
はMOSメモリのＤ−RAMを例にとつたが、本発
明の適用範囲はその場合に限定されるものではな
く、２層配線形成において第１ポリシリコン層の
上に絶縁膜を介して第２ポリシリコン層を形成す
る場合のすべてに及ぶものである。
よると、第１ポリシリコン層の上に第２ポリシリ
コン層が、短絡の危険なく、また浮遊容量等発生
の原因を作ることなしに、正確なパターン幅で形
成されうるので、製造される半導体装置の信頼性
向上に効果大である。なお、上記の説明において
はMOSメモリのＤ−RAMを例にとつたが、本発
明の適用範囲はその場合に限定されるものではな
く、２層配線形成において第１ポリシリコン層の
上に絶縁膜を介して第２ポリシリコン層を形成す
る場合のすべてに及ぶものである。
第１図はMOSメモリのＤ−RAMの一部の平面
図、第２図は第１図の２層配線層を従来の技術に
より形成する工程における当該２層配線の要部断
面図、第３図は第２図に示す工程により作られた
２層構造の平面図、第４図は本発明の方法を実施
する工程における第１と第２のポリシリコン層の
要部を示す断面図、第５図は第４図の工程に利用
されるプラズマエツチングにおけるサイドエツチ
ングと時間の関係を示す線図である。 １……第１ポリシリコン層、２，２ａ……第２
ポリシリコン層、２ｂ……第２ポリシリコン層の
残存部分、１１……シリコン基板、１２……フイ
ールド酸化膜、１３……酸化膜、１４……絶縁膜
（二酸化シリコン膜）、１５……ホトレジスト膜、
１６……窓、１７……二酸化シリコン膜。
図、第２図は第１図の２層配線層を従来の技術に
より形成する工程における当該２層配線の要部断
面図、第３図は第２図に示す工程により作られた
２層構造の平面図、第４図は本発明の方法を実施
する工程における第１と第２のポリシリコン層の
要部を示す断面図、第５図は第４図の工程に利用
されるプラズマエツチングにおけるサイドエツチ
ングと時間の関係を示す線図である。 １……第１ポリシリコン層、２，２ａ……第２
ポリシリコン層、２ｂ……第２ポリシリコン層の
残存部分、１１……シリコン基板、１２……フイ
ールド酸化膜、１３……酸化膜、１４……絶縁膜
（二酸化シリコン膜）、１５……ホトレジスト膜、
１６……窓、１７……二酸化シリコン膜。
Claims (1)
- １ 半導体基板上に形成された第１の多結晶シリ
コンの配線層上に絶縁膜を介して第２の多結晶シ
リコン層を形成し、前記第２の多結晶シリコン層
をパターニングして配線層を形成する方法におい
て、前記第２の多結晶シリコン層上に二酸化シリ
コン膜を形成し、リアクテイブ・イオン・エツチ
ングによりこの二酸化シリコンと第２の多結晶シ
リコン層をパターニングする工程と、プラズマエ
ツチングを所定の時間行なつた後に前記パターニ
ングされた第２の多結晶シリコン層上の二酸化シ
リコン膜を除去する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089410A JPS58206142A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089410A JPS58206142A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206142A JPS58206142A (ja) | 1983-12-01 |
| JPS6362102B2 true JPS6362102B2 (ja) | 1988-12-01 |
Family
ID=13969870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089410A Granted JPS58206142A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206142A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194342A (ja) * | 1984-10-16 | 1986-05-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1982
- 1982-05-26 JP JP57089410A patent/JPS58206142A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58206142A (ja) | 1983-12-01 |
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