JPH1173163A - 液晶表示装置の出力回路 - Google Patents

液晶表示装置の出力回路

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JPH1173163A
JPH1173163A JP9233517A JP23351797A JPH1173163A JP H1173163 A JPH1173163 A JP H1173163A JP 9233517 A JP9233517 A JP 9233517A JP 23351797 A JP23351797 A JP 23351797A JP H1173163 A JPH1173163 A JP H1173163A
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Abstract

(57)【要約】 【課題】 ソースフォロワ回路などの片側極性の出力バ
ッファを用いて出力回路を構成すると、ソースフォロワ
回路の電流源には容量負荷を放電するために必要な電流
が求められるため、大きな消費電力が定常的に必要とな
る。 【解決手段】 各コラム線２０-1〜２０-nに対応した複
数の出力バッファ１６-1〜１６-nを有する液晶表示装置
の出力回路において、出力バッファ１６-1〜１６-nの出
力端とコラム線２０-1〜２０-nの間にアナログスイッチ
１８-1〜１８-nを設け、これらアナログスイッチ１８-1
〜１８-nを、スイッチ制御パルス発生回路１９で発生さ
れるスイッチ制御パルスによってＤＡコンバータ１５の
ＤＡ変換期間もしくはＤＡ変換用のプリチャージ期間に
オフ（開）状態にして、出力バッファ１６-1〜１６-nを
コラム線容量負荷Ｃ１〜Ｃｎから切り離す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の出
力回路に関し、特にアクティブマトリクス形液晶表示装
置のコラム線駆動回路におけるコラム線への出力回路に
関する。
【０００２】
【従来の技術】アクティブマトリクス形液晶表示装置の
構成の一例を図６に示す。同図において、液晶セル（画
素）１０１がマトリクス状に２次元配置されることによ
って液晶パネル１０２が構成され、この液晶パネル１０
２の周辺には行選択を行うための垂直（ロウ）ドライバ
１０３および列選択を行うための水平（コラム）ドライ
バ（コラム線駆動回路）１０４が設けられている。
【０００３】水平ドライバ１０４は、図７に示すよう
に、コラム線の本数ｎに相当する段数のシフトレジスタ
１１１と、このシフトレジスタ１１１を制御するシフト
レジスタ制御回路１１２と、シフトレジスタ１１１から
順次出力されるサンプリングパルスに同期してデータバ
スライン上のデータをサンプリングするサンプリング回
路１１３と、そのサンプリングデータを１水平期間の間
保持するラッチ回路１１４と、そのラッチデータをアナ
ログ信号に変換するＤＡコンバータ１１５と、各コラム
線１１６-1〜１１６-nを駆動するｎ個の出力バッファ１
１７-1〜１１７-nからなる出力回路１１８とから構成さ
れている。
【０００４】
【発明が解決しようとする課題】上記構成の従来の出力
回路においては、出力バッファ１１７-1〜１１７-nの各
出力端が直接コラム線１１６-1〜１１６-nに接続されて
いるので、出力バッファ１１７-1〜１１７-nの構成が電
流の出し入れ双方に十分な駆動能力があるものであれば
特に問題にはならないが、出力バッファ１１７-1〜１１
７-nが例えばソースフォロワ回路からなり、片方向だけ
にしか十分な駆動能力を持たない場合に問題が発生す
る。
【０００５】すなわち、大きな負荷を充電した後初期状
態に復帰するまでの間、依然として出力バッファ１１７
-1〜１１７-nの出力端がこの負荷に接続されていれば、
この負荷を放電するための十分な特性もしくは時間が出
力回路に要求されることになる。例えば、ソースフォロ
ワ回路を用いて出力バッファ１１７-1〜１１７-nを構成
したとき、ソースフォロワ回路の電流源には容量負荷を
放電するために必要な電流が求められ、そのために大き
な消費電力が定常的に必要となる。
【０００６】また、ソースフォロワ回路の直流電流値を
増やすことは、ダイナミックレンジの減少、回路面積の
増大、オフセットキャンセル時の出力ばらつきの増大に
つながってしまう。このことは、特にポリシリコンＴＦ
Ｔ（thin film transistor）を用いたソースフォロワ回
路で出力バッファ１１７-1〜１１７-nを構成するとき
に、ポリシリコンＴＦＴの閾値電圧Ｖｔｈが大きくかつ
Ｖｔｈばらつきが大きいことから、極めて大きな問題と
なる。
【０００７】以上の理由から、片側極性の出力バッファ
を用いて出力回路を構成することが難しかった。また同
様に、プッシュプル型バッファのように両方向の電流出
力能力を持つ出力バッファを使用した場合でも、ＤＡコ
ンバータ１１５のＤＡ変換時間およびその準備期間（プ
リチャージ期間）に、不必要な容量負荷が充放電される
場合があり得る。その場合には、不必要に電力が消費さ
れることになる。
【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、低消費電力でかつ出
力電位のばらつきの少ない液晶表示装置の出力回路を提
供することにある。
【０００９】
【課題を解決するための手段】本発明による液晶表示装
置の出力回路は、各コラム線に対応した複数の出力バッ
ファを有し、これら出力バッファの出力端とコラム線の
各々の間に複数のアナログスイッチを設け、これらアナ
ログスイッチをスイッチ制御回路によって開閉制御する
構成となっている。
【００１０】上記構成の出力回路において、アナログス
イッチが開状態となることで出力バッファとコラム線が
切り離され、閉状態となることで両者が接続される。し
たがって、出力回路の前段に設けられたＤＡコンバータ
のＤＡ変換期間もしくはＤＡ変換用のプリチャージ期間
に、アナログスイッチを開状態として出力バッファとコ
ラム線を切断することで、出力回路は容量負荷と切り離
されるため、出力バッファの出力電流は大きくならず、
信号電位を十分に変化させることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。図１は、液晶表示装置
のコラム線駆動回路（水平ドライバ）に適用された本発
明の一実施形態を示すブロック図である。
【００１２】図１から明らかなように、本発明に係るコ
ラム線駆動回路は、コラム線の本数ｎに相当する段数の
シフトレジスタ１１と、このシフトレジスタ１１を制御
するシフトレジスタ制御回路１２と、シフトレジスタ１
１から順次出力されるサンプリングパルスに同期してデ
ータバスライン上のデータをサンプリングするサンプリ
ング回路１３と、そのサンプリングデータを１水平期間
の間保持するラッチ回路１４と、そのラッチデータをア
ナログ信号に変換するＤＡコンバータ１５と、各コラム
線を駆動するｎ個の出力バッファ１６-1〜１６-nからな
る出力回路１７とからなる構成に加え、ｎ個のアナログ
スイッチ１８-1〜１８-nおよびスイッチ制御パルス発生
回路１９を有する構成となっている。
【００１３】アナログスイッチ１８-1〜１８-nの各一端
は、出力バッファ１６-1〜１６-nの各出力端にそれぞれ
接続されている。アナログスイッチ１８-1〜１８-nの他
端には、コラム線２０-1〜２０-nが接続されている。こ
れらコラム線２０-1〜２０-nは、容量負荷Ｃ１〜Ｃｎを
持っている。スイッチ制御パルス発生回路１９は、アナ
ログスイッチ１８-1〜１８-nのオン（閉）／オフ（開）
制御を行うためのスイッチ制御パルスを発生する。
【００１４】具体的には、スイッチ制御パルス発生回路
１９は、ＤＡコンバータ１５でＤＡ変換を行う期間、も
しくはＤＡ変換用のプリチャージを行う準備期間（プリ
チャージ期間）にアナログスイッチ１８-1〜１８-nをオ
フ状態にすることによって出力バッファ１６-1〜１６-n
とコラム線２０-1〜２０-nを切断し、ある特定の期間の
みアナログスイッチ１８-1〜１８-nをオン状態のするこ
とによって両者を接続する。
【００１５】図２に、ソースフォロワ回路を用いた出力
バッファ１６-1〜１６-nの構成の一例を示す。同図にお
いて、ＮＭＯＳのソースフォロワトランジスタ２１のゲ
ートに第１のキャパシタ２３の一端が接続されるととも
に、ソースフォロワトランジスタ２１のゲートとプリチ
ャージ電源２４の間に第１のアナログスイッチ２５が、
第１のキャパシタ２３の他端とソースフォロワトランジ
スタ２１のソースの間に第２のアナログスイッチ２６
が、第１のキャパシタ２３の他端と信号源（Ｖｉｎ）の
間に第３のアナログスイッチ２７がそれぞれ接続されて
いる。
【００１６】また、ソースフォロワトランジスタ２１の
ドレイン側にＮＭＯＳのトランジスタ２８がカスコード
接続されるとともに、ソースフォロワトランジスタ２１
のゲートとカスコード接続トランジスタ２８のゲートの
間に第２のキャパシタ２９が接続され、さらにカスコー
ド接続トランジスタ２８のゲートとある特定の電圧値Ｖ
ｃの電源３０の間に第４のアナログスイッチ３１が接続
されている。電源３０の電圧値Ｖｃは、ソースフォロワ
トランジスタ２１のプリチャージ電圧Ｖｐｒｅの電圧値
に対してある量だけシフトとした値に設定する。そのシ
フト量は、ソースフォロワトランジスタ２１とカスコー
ド接続トランジスタ２８の飽和条件から求められるもの
である。
【００１７】次に、上記構成のソースフォロワ回路の回
路動作について、図３のタイミングチャートを用いて説
明する。
【００１８】先ず、プリチャージ期間Ｔ１において、第
１，第２のアナログスイッチ２５，２６をオン状態、第
３のアナログスイッチ２７をオフ状態にする。これによ
り、ソースフォロワトランジスタ２１のゲートに対し
て、プリチャージ電源２４から第１のアナログスイッチ
２５を介して特定のプリチャージ電圧Ｖｐｒｅが印加さ
れる。このとき、ソースフォロワトランジスタ２１のゲ
ートとソースの間に接続された第１のキャパシタ２３に
は、オフセット分Ｖｏｓ（＝Ｖｇｓ）に対応した電荷が
蓄積される。
【００１９】その後、出力期間Ｔ２では、第１，第２の
アナログスイッチ２５，２６をオフ状態、第３のアナロ
グスイッチ２７をオン状態にする。これにより、第１の
キャパシタ２３の他端側（ソースフォロワトランジスタ
２１のソース側）が入力信号Ｖｉｎ側（信号源側）に再
接続され、ソースフォロワトランジスタ２１のゲートが
プリチャージ電源２４から切り離される。このとき、ソ
ースフォロワトランジスタ２１のゲート電位は、Ｖｉｎ
＋Ｖｏｓとなる。
【００２０】その結果、ソースフォロワトランジスタ２
１のゲート‐ソース電圧Ｖｇｓに相当するオフセットＶ
ｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｏｓであるこ
とからオフセットキャンセルが行われ（即ち、Ｖｏｓ−
Ｖｏｓ′）、出力期間Ｔ２における出力電位Ｖｏｕｔ
は、入力電位Ｖｉｎとほぼ同じ電位となる。また、この
ことは、トランジスタ特性のばらつきに対する出力電位
変動を低減できることと等価となる。
【００２１】また、プリチャージ期間には、第１，第２
のアナログスイッチ２５，２６と同様に、第４のアナロ
グスイッチ３１もオン状態とすることにより、カスコー
ド接続トランジスタ２８のゲートを電圧値Ｖｃにプリチ
ャージする。そして、出力期間において第４のアナログ
スイッチ３１をオフ状態にすることにより、カスコード
接続トランジスタ２８のゲートを電源３０から切り離
す。
【００２２】この第４のアナログスイッチ３１のオン／
オフ動作により、カスコード接続トランジスタ２８のゲ
ート電位を、電源電圧ＶＣＣよりも高く設定することが
できるため、ソースフォロワトランジスタ２１のドレイ
ン電圧が高くなる。これにより、ソースフォロワトラン
ジスタ２１として、ポリシリコンＴＦＴなどの閾値電圧
Ｖｔｈが高くかつばらつきが大きいトランジスタを用い
てソースフォロワ回路を構成したとしても、結果とし
て、当該トランジスタ２１のドレイン電圧範囲が広がる
ことになるため、出力のダイナミックレンジを拡大でき
る。
【００２３】また、上記の回路構成においては、第１の
キャパシタ２３に対するプリチャージを、信号源ではな
く独立のプリチャージ電源２４で行えるので、信号源の
出力インピーダンスを極めて小さくする必要がない。こ
れに伴うメリットは、本ソースフォロワ回路を液晶表示
装置の水平ドライバ内の基準電圧選択型ＤＡコンバータ
の出力回路として用いる場合に極めて大きい。すなわ
ち、基準電圧線の線幅を小さくできるので、回路全体の
小面積化が可能となる。
【００２４】上述した回路動作に伴う効果は、ソースフ
ォロワ回路をポリシリコンＴＦＴで構成したときに特に
有効となる。その理由は、以下の通りである。すなわ
ち、ポリシリコンＴＦＴは基板電位を持たないため、基
板バイアス効果がない。そのため、入力電圧（ソースフ
ォロワトランジスタ２１の入力電位）が変化し、出力電
圧（ソースフォロワトランジスタ２１のソース電位）が
変化した場合でも、閾値電圧Ｖｔｈの変化が起こらず、
オフセットキャンセル動作が精度良く行われる。また、
基板電位がないため、第１のアナログスイッチ２５の一
端側（ソースフォロワトランジスタ２１のベース側）の
寄生容量が小さくなり、ソースフォロワトランジスタ２
１のベース電位が変化した場合でも、第１のキャパシタ
２３に蓄積されたオフセット電荷が逃げにくい。
【００２５】以上説明したオフセットキャンセル構造を
持つソースフォロワ回路をコラム線駆動回路における出
力回路に使用した場合の具体的な構成を図４に示す。な
お、図４には、あるコラム線２０-kについての回路構成
のみを示し、また図中、図２と同等部分には同一符号を
付して示してある。
【００２６】この具体例では、出力回路１７の前段に設
けられたＤＡコンバータ１５が、上位３ビットｂ０〜ｂ
２に対して基準電圧選択型ＤＡコンバータ４１を、下位
３ビットｂ３〜ｂ５に対してスイッチドキャパシタアレ
イ型ＤＡコンバータ４２をそれぞれ用いた構成の場合に
おいて、スイッチドキャパシタアレイ型ＤＡコンバータ
４２のキャパシタを、上記構成のソースフォロワ回路の
オフセット蓄積用のキャパシタ２３に兼用した構成を採
っている。
【００２７】すなわち、下位３ビットｂ３〜ｂ５に対応
して設けられ、かつ一端がソースフォロワトランジスタ
２１のゲートに共通に接続された４個のキャパシタ４
３，４４，４５，４６の合成容量がオフセット蓄積用の
キャパシタ２３に対応する。ここで、４個のキャパシタ
４３，４４，４５，４６の容量比は、４Ｃｏ：２Ｃｏ：
Ｃｏ：Ｃｏとなるように設定される。
【００２８】また、キャパシタ４３〜４６の各他端とソ
ースフォロワトランジスタ２１のソースの間に接続され
た４個のアナログスイッチ４７〜５０が第２のアナログ
スイッチ２６に、キャパシタ４３〜４６の各他端と信号
源の間に接続された４個のアナログスイッチ５１〜５４
が第３のアナログスイッチ２６にそれぞれ対応する。ア
ナログスイッチ２５，４７〜５０などは、プリチャージ
パルス制御回路５５によって開閉制御される。
【００２９】一方、出力バッファ１６-kの出力端とコラ
ム線２０-kの間に設けられたアナログスイッチ１８-k
は、スイッチ制御パルス発生回路１９で発生されるスイ
ッチ制御パルスによって開閉制御される。具体的には、
図５のタイミングチャートに示すように、アナログスイ
ッチ１８-kは、プリチャージ期間およびＤＡ変換期間は
オフ状態となる。そして、それ以外の特定の期間にのみ
オン状態となる。
【００３０】上述したように、下位３ビットｂ３〜ｂ５
側をスイッチドキャパシタアレイ型とした構成のＤＡコ
ンバータ１４を具備する液晶表示装置のコラム線駆動回
路において、出力バッファ１６-1〜１６-nとしてオフセ
ットキャンセル構造を持ったソースフォロワ回路を用い
ることにより、オフセット蓄積用のキャパシタ２３とス
イッチドキャパシタアレイ型ＤＡコンバータ４２のキャ
パシタを兼用できるので、新たに追加する回路素子が少
なくて済み、効率が良い。
【００３１】ところで、一般に、図４に示されるような
ソースフォロワ回路の出力電流は、信号立ち上がり時に
は制限なく得られるが、信号立ち下がり時には電流源２
２の電流Ｉｒｅｆの大きさまでしか得られない。したが
って、信号立ち下がり時に大きな出力負荷が接続されて
いると、十分に信号を変化させることができない。ある
いは、信号を十分に変化させるためには、大きな値の電
流Ｉｒｅｆを必要とする。
【００３２】ところが、本発明においては、信号電位が
プリチャージ期間などに大きく減少した場合には、これ
らの期間ではアナログスイッチ１８-kがオフ状態とな
り、出力バッファ１６-kが容量負荷Ｃｋと切り離される
ため、ソースフォロワ回路の出力電流は大きくならず、
信号電位を十分に変化させることができる。言い換えれ
ば、小さな値の電流Ｉｒｅｆで十分な出力回路を構成で
きる。なお、アナログスイッチ１８-kをオン状態にする
出力期間は、プリチャージ期間およびＤＡ変換期間以外
の特定の期間に設定されていれば良い。
【００３３】また、小さな値の電流Ｉｒｅｆで出力回路
を構成することは、出力電位のばらつきを小さく抑える
ことにつながる。以下に、その理由について説明する。
【００３４】一般に、ソースフォロワ回路のオフセット
電位（ソースフォロワトランジスタ２１のゲート‐ソー
ス電圧）Ｖｇｓは次式で表される。 Ｖｇｓ＝Ｖｔｈ＋√（Ｉｒｅｆ／ｋ） 但し、ｋ＝０．５×μ×Ｃｏｘ×Ｗ／Ｌである。ここ
で、ｋは定数、Ｃｏｘ，Ｗ，Ｌはそれぞれトランジスタ
の酸化膜容量、ゲート長、ゲート幅である。
【００３５】したがって、電流Ｉｒｅｆの値が大きくな
れば、オフセット電位Ｖｇｓは大きくなる。これは、一
般に、回路の出力ダイナミックレンジを狭めてしまうこ
とにつながる。言い換えれば、ダイナミックレンジの確
保のためにトランジスタサイズを大きくしなければなら
なくなる。電流Ｉｒｅｆの値が小さければ、トランジス
タサイズを小さくできるので、回路の小面積化が図れ
る。
【００３６】また、電流Ｉｒｅｆの値が大きければ、定
数ｋのばらつき（即ち、トランジスタのデバイス特性の
ばらつき）に対するオフセット電位Ｖｇｓのばらつき程
度が大きくなる。このような関係は、図２（図４）のよ
うなオフセットキャンセル構造を採った場合でも基本的
に変わらない。したがって、電流Ｉｒｅｆの値が減少す
ることは、出力ばらつきが減ることにつながる。
【００３７】以上のようなオフセットキャンセル構造を
持つソースフォロワ回路は、コラム線駆動回路（水平ド
ライバ）をポリシリコンＴＦＴで液晶パネルと一体形成
するときに特に有用なものとなる。その理由は、以下の
通りである。 ポリシリコンＴＦＴは定数ｋのばらつきが非常に大き
い。 ゲートバイアス効果や寄生容量が少なく、オフセット
キャンセル構造のソースフォロワ回路を作りやすい。
【００３８】以上説明したように、本発明によれば、各
コラム線に対応した複数の出力バッファを有する液晶表
示装置の出力回路において、出力バッファの出力端とコ
ラム線の間にアナログスイッチを設け、このアナログス
イッチを開閉制御するようにしたことにより、アナログ
スイッチの開状態では、出力バッファとコラム線が切断
され、出力回路が容量負荷と切り離されるため、出力バ
ッファの出力電流は大きくならず、よって片方向の電流
バッファでコラム線負荷を充電するシステムを容易に構
成できるとともに、低消費電力化、回路の小面積化、広
ダイナミックレンジ化が図れ、かつ出力電位のばらつき
を少なくできる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】ソースフォロワ回路を用いた出力バッファの構
成の一例を示す回路図である。
【図３】図２の回路動作を説明するためのタイミングチ
ャートである。
【図４】本発明の具体的な適用例を示す回路図である。
【図５】本発明の動作説明のためのタイミングチャート
である。
【図６】アクティブマトリクス形液晶表示装置の一例を
示す概略構成図である。
【図７】水平ドライバ（コラム線駆動回路）の構成の一
例を示すブロック図である。
【符号の説明】
１１…シフトレジスタ、１３…サンプリング回路、１４
…ラッチ回路、１５…ＤＡコンバータ、１６-1〜１６-n
…出力バッファ、１７…出力回路、１８-1〜１８-n，２
５〜２６，３１…アナログスイッチ、１９…スイッチ制
御パルス発生回路、２０-1〜２０-n…コラム線、２１…
ソースフォロワトランジスタ、２２…電流源、２３，２
９…キャパシタ、２４…プリチャージ電源、２８…カス
コード接続トランジスタ、４１…基準電圧選択型ＤＡコ
ンバータ、４２…スイッチドキャパシタアレイ型ＤＡコ
ンバータ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 各コラム線に対応した複数の出力バッフ
    ァを有する液晶表示装置の出力回路であって、 前記複数の出力バッファの出力端と前記コラム線の各々
    の間に設けられた複数のアナログスイッチと、 前記複数のアナログスイッチを開閉制御するスイッチ制
    御回路とを備えたことを特徴とする液晶表示装置の出力
    回路。
  2. 【請求項２】 前記液晶表示装置は、前記出力回路の前
    段にＤＡコンバータを有しており、 前記スイッチ制御回路は、前記ＤＡコンバータのＤＡ変
    換期間もしくはＤＡ変換用のプリチャージ期間に前記ア
    ナログスイッチを開状態とし、それ以外の特定の期間に
    前記アナログスイッチを閉状態とすることを特徴とする
    請求項１記載の液晶表示装置の出力回路。
  3. 【請求項３】 前記複数の出力バッファの各々は、 ソースフォロワトランジスタのゲートに一端が接続され
    た第１のキャパシタと、前記ソースフォロワトランジス
    タのゲートとプリチャージ電源の間に接続された第１の
    アナログスイッチと、前記第１のキャパシタの他端と前
    記ソースフォロワトランジスタのソースの間に接続さ
    れ、前記第１のアナログスイッチと連動する第２のアナ
    ログスイッチと、前記第１のキャパシタの他端と信号源
    の間に接続され、前記第１，第２のアナログスイッチの
    開閉動作に対して反転動作を行う第３のアナログスイッ
    チと、前記ソースフォロワトランジスタのドレイン側に
    カスコード接続されたカスコード接続トランジスタと、
    前記ソースフォロワトランジスタのゲートと前記カスコ
    ード接続トランジスタのゲートの間に接続された第２の
    キャパシタと、前記カスコード接続トランジスタのゲー
    トと所定の電源の間に接続され、前記第１，第２のアナ
    ログスイッチと連動する第４のアナログスイッチとを備
    えたソースフォロワ回路からなることを特徴とする請求
    項１記載の液晶表示装置の出力回路。
  4. 【請求項４】 前記ソースフォロワ回路は、ポリシリコ
    ン薄膜トランジスタによって構成されていることを特徴
    とする請求項３記載の液晶表示装置の出力回路。
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