KR101177570B1 - 액정표시장치의 데이터 출력버퍼 - Google Patents

Abstract

본 발명은 옵셋과 소비전력을 줄이도록 한 액정표시장치의 데이터 출력버퍼에 관한 것이다.

이 액정표시장치의 데이터 출력버퍼는 입력전압과 출력전압의 차전압을 저장하기 위한 커패시터를 이용하여 옵셋을 보상하는 입력부와; 상기 입력단과 상기 출력전압이 출력되는 출력단 사이에 접속되고 상기 입력전압과 상기 커패시터의 전압이 더해진 전압에 응답하여 상기 출력전압을 제어하는 출력부를 구비한다.

Description

액정표시장치의 데이터 출력버퍼{Data Output Buffer of Liquid Crystal Display}

도 1은 액정표시장치를 나타내는 블록도.

도 2는 도 1에 도시된 데이터 구동회로를 상세히 나타내는 블록도.

도 3은 도 2에 도시된 데이터 출력버퍼를 상세히 나타내는 회로도.

도 4a 내지 도 4c는 도 3에 도시된 데이터 출력버퍼의 동작을 단계적으로 나타내는 회로도.

도 5 및 도 6은 채널길이변조 현상을 설명하기 위한 도면.

도 7은 본 발명의 실시예에 따른 데이터 출력버퍼를 나타내는 회로도.

도 8a 내지 도 8c는 도 7에 도시된 데이터 출력버퍼의 컬럼 인버젼 또는 프레임 인버젼 구동시의 동작을 단계적으로 나타내는 회로도.

도 9a 내지 도 9c는 도 7에 도시된 데이터 출력버퍼의 도트 인버젼 또는 라인 인버젼 구동시의 동작을 단계적으로 나타내는 회로도.

도 10은 컬럼 인버젼 방식에서의 액정셀 전압 극성을 나타내는 도면.

도 11은 도트 인버젼 방식에서의 액정셀 전압 극성을 나타내는 도면.

도 12는 도트 인버젼 방식에서의 액정셀 전압 극성을 나타내는 도면.

도 13은 라인 인버젼 방식에서의 액정셀 전압 극성을 나타내는 도면.

도 14는 컬럼 인버젼 또는 프레임 인버젼 방식에서 게이트전압을 나타내는 도면.

도 15는 도트 인버젼 또는 라인 인버젼 방식에서 게이트전압을 나타내는 도면.

< 도면의 주요 부분에 대한 부호의 설명 >

11 : 타이밍 콘트롤러 12 : 데이터 구동회로

13 : 게이트 구동회로 14 : 액정표시패널

21 : 제1 래치 22 : 쉬프트 레지스터

23 : 제2 래치 24 : 디지털-아날로그 변환기

25 : 버퍼

본 발명은 액정표시장치에 관한 것으로, 특히 옵셋과 소비전력을 줄이도록 한 액정표시장치의 데이터 출력버퍼에 관한 것이다.

액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 액정셀마 다 스위칭소자가 형성되어 동영상을 표시하기에 유리하다. 스위칭소자로는 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)가 이용되고 있다.

도 1은 액정표시장치를 개략적으로 나타낸 것이고, 도 2는 도 1에 도시된 데이터 구동회로를 상세히 나타낸 것이다.

도 1 및 도 2를 참조하면, 액정표시장치는 데이터라인(D1 내지 Dm)과 게이트라인(G1 내지 Gn)이 교차되며 그 교차부에 액정셀(Clc)을 구동하기 위한 TFT가 형성된 액정표시패널(14)과, 액정표시패널(14)의 데이터라인(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(12)와, 액정표시패널(14)의 게이트라인(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(13)와, 데이터 구동회로(12) 및 게이트 구동회로(13)를 제어하기 위한 타이밍 콘트롤러(11)를 구비한다.

액정표시패널(14)은 두 장의 유리기판 사이에 액정이 주입되며, 그 하부 유리기판 상에 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)이 상호 직교되도록 형성된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dm) 상의 데이터를 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 소스전극은 데이터라인(D1 내지 Dm)에 접속된다. TFT의 드레인전극은 액정셀(Clc)의 화소전극에 접속된다. 화소전극과 대향하는 공통전극에는 공통전압(Vcom)이 공급된다. 그리고 액정표시패널(14)의 각 액정셀(Clc)에는 액정셀(Clc)에 충전된 전압을 일정하게 유지시키기 위한 스토리지 캐패시터(Cst)가 형성된다. 이 스토리지 캐패시터(Cst)는 n 번째 게이트라인에 접속된 액정셀(Clc)과 n-1 번째의 전단 게이트라인 사이에 형성될 수도 있으며, n 번째 게이트라인에 접속된 액정셀(Clc)과 별도의 공통 스토리지라인 사이에 형성될 수도 있다.

데이터 구동회로(12)는 도 2와 같이 타이밍 콘트롤러(11)로부터의 데이터(RGB)를 일시저장하기 위한 데이터 레지스터, 클럭을 쉬프트시키기 위한 쉬프트레지스터(22), 쉬프트레지스터로부터의 클럭신호(CLK)에 응답하여 데이터를 샘플링하기 위한 제1 래치(21), 제1 래치(21)로부터의 데이터를 래치한 후에 1 라인분의 데이터를 동시에 출력하기 위한 제2 래치(23), 제2 래치(23)로부터의 디지털 데이터값에 대응하여 정극성/부극성의 감마전압(VPG, VNG)을 선택하기 위한 디지털-아날로그 변환기(24), 디지털-아날로그 변환기(24)와 데이터라인들(D1 내지 Dm) 사이에 접속된 출력버퍼(25) 등으로 구성된다.

게이트 구동회로(13)는 스캔펄스를 순차적으로 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스의 전압을 액정셀(Clc)의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등으로 구성된다. 이 게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 게이트라인들(G1 내지 Gn)에 순차적으로 스캔펄스를 공급한다.

타이밍 콘트롤러(11)는 수직/수평 동기신호(V,H)와 클럭(CLK)을 이용하여 게이트 구동회로(13)를 제어하기 위한 게이트 제어신호(GDC)와 데이터 구동회로(12)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다. 데이터 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 소스 출력신호(Source Output Enable : SOE), 극성신호(Polarity : POL) 등을 포함한다. 여기서, 소스 출력신호(SOE)는 데이터의 출력시간을 지시함과 아울러 차지쉐어회로의 기준신호와 옵셋전압을 제거하기 위한 기간을 지시하는 기준신호로 이용된다. 게이트 제어신호(GDC)는 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력신호(Gate Output Enable : GOE), 게이트스타트 펄스(Gate Start Pulse : GSP) 등을 포함한다.

한편, 데이터 구동회로(12)에 있어서 출력버퍼(25)는 데이터 구동회로(12)의 출력전압 손실을 최소화하고 데이터 구동회로(12)의 출력을 데이터라인들(D1 내지 Dm)에 빠르게 전송할 수 있도로 하는 필수 회로부품이다.

출력버퍼(25)는 도 3과 같이 제1 내지 제3 스위치(S1 내지 S3), 커패시터(C), n-MOS FET(nMOS), 및 pMOS FET(pMOS)를 구비한다.

제1 스위치(S1)는 버퍼 입력단과 커패시터(C)의 일측 전극 사이에 접속되고, 제2 스위치(S2)는 버퍼 입력단과 커패시터(C)의 타측 전극 사이에 접속된다. 제3 스위치(S3)는 커패시터(C)의 타측 전극과 버퍼 출력단자 사이에 접속된다. 커패시터(C)의 일측 전극은 제1 노드(n1)를 경유하여 제1 스위치(S1), nMOS FET(nMOS), 및 pMOS FET(pMOS)에 접속되고 커패시터(C)의 타측 전극은 제2 노드(n2)를 경유하여 제2 및 제3 스위치(S3)에 접속된다. nMOS FET(nMOS)의 드레인단자는 고전위 전압원(VDD)에 접속되고 nMOS FET(nMOS)의 소스단자는 버퍼 출력단자에 접속되며, nMOS FET(nMOS)의 게이트단자는 제1 노드(n1)에 접속된다. pMOS FET(pMOS)의 소스단자는 버퍼의 출력단자에 접속되고 pMOS FET(pMOS)의 드레인단자는 기저전압원에 접속되며, pMOS FET(pMOS)의 게이트단자는 제1 노드(n1)에 접속된다.

이러한 출력버퍼(25)는 nMOS FET(nMOS)와 pMOS FET(pMOS)의 문턱전압(thresold voltage, Vth)에 의해서 전압강하가 발생하여 옵셋이 발생하기 때문에 이러한 옵셋이 제거되어야 한다. 이를 위하여 출력버퍼(25)의 동작과정은 옵셋검출을 위한 제1 구간과 옵셋보상을 위한 제2 구간을 포함한다. 제1 구간은 도 4a와 같이 제1 및 제3 스위치(S1, S3)를 닫고 제2 스위치(S2)를 열어 커패시터(C)를 버퍼 입력단과 버퍼 출력단 사이에 직렬로 접속하여 커패시터(C)에 버퍼 입력단 전압과 버퍼 출력단 전압의 차전압을 저장시킨다. 제2 구간은 도 4b와 같이 제1 및 제3 스위치(S1, S3)를 여는 반면에 제2 스위치(S2)를 닫아 버퍼 입력단의 전압에 커패시터(C)에 저장된 차전압을 더하고, 그 전압을 게이트전압으로써 nMOS FET(nMOS)와 pMOS FET(pMOS)의 게이트단자에 공급하여 버퍼 입력단 전압과 버퍼 출력단 전압을 동일하게 한다.

그런데 출력의 부하가 증가하는 경우, 예컨대 액정표시패널의 해상도가 증가하여 액정표시패널의 용량성 부하가 커지는 경우에 버퍼 출력단의 전류가 커지기 때문에 nMOS FET(nMOS)와 pMOS FET(pMOS)의 채널비(Width/Length ratio)를 증가시켜 nMOS FET(nMOS)와 pMOS FET(pMOS)의 전류 구동능력을 크게 하여야 한다. 그런데 nMOS FET(nMOS)와 pMOS FET(pMOS)의 채널비를 증가시키면 소비전력이 증가되고 채널비를 증가시키기 위해서 채널길이(Channel length, L)를 감소시키면 채널길이변조(chnnel length modulation) 현상에 의한 옵셋이 발생한다.

채널길이변조현상은 BJT(Bipolar junction transistor)의 초기효과(early effect)와 유사하게 MOS FET의 드레인-소스전압이 증가하면 전류가 조금씩 증가하 는 현상으로 정의된다. 이러한 현상을 도 5 및 도 6을 결부하여 상세히 설명하면 다음과 같다. 도 5를 참조하면, 드레인-소스 전압이 증가하면(Vds≥Vgs-Vth) 채널의 드레인근처가 핀치(Pinch-off)된다. 이 때 드레인전류는 Vdsat(채널의 pinch-off 영역을 제외한 부분의 전압강하)/Rch(채널의 기생저항)이 된다. 드레인 전압의 증가하면 핀치오프전압만 증가하고 Vdsat는 거의 변하지 않는다. 핀치오프영역이 증가하여 채널길이가 줄면 Rch는 약간 줄어들게 되고 그에 따라, 드레인전류는 증가한다. 한편, 채널길이 즉, L이 작은 경우에는 채널길이변조 팩터 λ가 커지기 때문에 소신호 출력저항 및 전압이득이 감소하게 된다. 전압이득의 감소는 옵셋을 발생시키는 원인이 되며, 또한 공정측면에서 볼 때 L이 큰 경우에 비하여 L이 작은 경우에는 공정편차에 의한 영향이 크기 때문에 옵셋이 커진다.

따라서, 본 발명의 목적은 옵셋과 소비전력을 줄이도록 한 액정표시장치의 데이터 출력버퍼를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치의 데이터 출력버퍼는 입력전압과 출력전압의 차전압을 저장하기 위한 커패시터를 이용하여 옵셋을 보상하는 입력부와; 상기 입력단과 상기 출력전압이 출력되는 출력단 사이에 접속되고 상기 입력전압과 상기 커패시터의 전압이 더해진 전압에 응답하여 상기 출 력전압을 제어하는 출력부를 구비한다.

상기 입력부는 상기 커패시터의 일측 전극에 접속된 제1 노드와 상기 입력전압이 공급되는 입력단 사이에 접속되는 제1 스위치와; 상기 입력단과 상기 커패시터의 타측전극에 접속된 제2 노드 사이에 접속되는 제2 스위치와; 상기 제1 노드와 상기 출력부의 입력단에 접속된 제3 노드 사이에 접속되는 제3 스위치와; 상기 제2 노드와 상기 제3 노드 사이에 접속되는 제4 스위치와; 고전위 전압원에 드레인단자가 접속되고 상기 제3 노드에 소스단자가 접속되며 상기 제1 노드에 게이트단자가 접속되는 제1 풀업 트랜지스터와; 상기 제3 노드에 소스단자가 접속되고 기저전압원에 드레인단자가 접속되며 상기 제1 노드에 게이트단자가 접속되는 제1 풀다운 트랜지스터를 구비한다.

상기 출력부는 상기 제3 노드와 상기 출력단 사이에 접속되는 제5 스위치와; 상기 고전위 전압원에 드레인단자가 접속되고 상기 출력단에 소스단자가 접속되며 상기 제3 노드에 게이트단자가 접속되는 제2 풀업 트랜지스터와; 상기 출력단에 소스단자가 접속되고 상기 기저전압원에 드레인단자가 접속되며 상기 제3 노드에 게이트단자가 접속되는 제2 풀다운 트랜지스터를 구비한다.

제1 구간 동안 상기 제2 및 제3 스위치는 오프되는 반면에, 상기 제1, 제4 및 제5 스위치는 온되어 상기 커패시터(C)는 상기 입력단과 상기 제5 노드 사이에 직렬로 접속된다.

상기 제1 구간에 이어지는 제2 구간 동안 상기 제1, 제4 및 제5 스위치는 온되는 반면에 상기 제2 및 제3 스위치는 오프되어 상기 입력단의 전압과 상기 출력 단의 전압 사이의 차전압을 상기 커패시터에 저장한다.

상기 제2 구간에 이어지는 제3 구간 동안 상기 제2 및 제5 스위치는 온되는 반면에 상기 제1, 제3 및 제4 스위치는 오프되어 상기 커패시터를 상기 제1 풀업 트랜지스터의 게이트단자와 상기 제1 풀다운 트랜지스터의 게이트단자에 접속시킨다.

상기 출력부에 포함된 트랜지스터들은 상기 입력부에 포함된 트랜지스터들에 비하여 채널비가 크다.

상기 출력부에 포함된 트랜지스터들은 상기 입력부에 포함된 트랜지스터들에 비하여 채널길이가 작다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 3 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치의 데이터 출력버퍼는 데이터가 출력되지 않는 정상상태기간에서 채널길이변조를 최소화할 수 있도록 MOS FET들(nMOS1, pMOS1)의 채널길이가 충분히 마진을 가지도록 크게 설계된 입력부(1)과, 정상상태기간의 출력은 작지만 데이터 출력에 의해 액정표시패널의 데이터라인들이 구동되는 패널 구동기간에서 채널길이가 상대적으로 작게 설계되고 게이트전압이 버퍼 입력전압 이상으로 인가되어 높은 전류 구동능력을 가지는 출력부(2)을 구비한다.

입력부(1)는 제1 내지 제4 스위치들(S1 내지 S4), 커패시터(C), 제1 nMOS FET(nMOS1), 및 제1 pMOS FET(pMOS1)을 포함한다. 제1 스위치(S1)는 커패시터(C)의 일측 전극에 접속된 제1 노드(n1)와 버퍼 입력단 사이에 접속되고, 제2 스위치(S2)는 커패시터(C)와 제4 스위치(S4) 사이의 제2 노드(n2)와 버퍼 입력단 사이에 접속된다. 제3 스위치(S3)는 제4 스위치(S1)와 제5 스위치(S5) 사이의 제3 노드(n3)와 제1 노드(n1) 사이에 접속된다. 커패시터(C)는 제1 노드(n1)와 제2 노드(n2) 사이에 접속된다. 제1 nMOS FET(nMOS1)의 드레인단자는 고전위 전압원(VDD)에 접속되고 제1 nMOS FET(nMOS1)의 소스단자는 제3 노드(n3)에 접속되며, 제1 nMOS FET(nMOS1)의 게이트단자는 제1 노드(n1)에 접속된다. 제1 pMOS FET(pMOS1)의 소스단자는 제3 노드(n3)에 접속되고 제1 pMOS FET(pMOS1)의 드레인단자는 기저전압원에 접속되며, 제1 pMOS FET(pMOS)의 게이트단자는 제1 노드(n1)에 접속된다. 제1 nMOS FET(nMOS1)와 제1 pMOS FET(pMOS1)는 채널길이가 크게 설계되어 데이터 출력이 없는 정상상태기간 동안 채널길이변조에 의한 옵셋과 소비전력을 줄일 수 있게 한다.

출력부(1)는 제5 스위치들(S5), 제2 nMOS FET(nMOS2), 및 제2 pMOS FET(pMOS2)을 포함한다. 제5 스위치(S5)는 제3 노드(n3)와 버퍼 출력단 사이에 접속된다. 제2 nMOS FET(nMOS2)의 드레인단자는 고전위 전압원(VDD)에 접속되고 제2 nMOS FET(nMOS2)의 소스단자는 버퍼 출력단자에 접속되며, 제2 nMOS FET(nMOS)의 게이트단자는 제3 노드(n3)에 접속된다. 제2 pMOS FET(pMOS1)의 소스단자는 버퍼의 출력단자에 접속되고 제2 pMOS FET(pMOS2)의 드레인단자는 기저전압원에 접속되 며, 제2 pMOS FET(pMOS2)의 게이트단자는 제3 노드(n3)에 접속된다. 제2 nMOS FET(nMOS2)와 제2 pMOS FET(pMOS2)는 채널비가 크도록 채널길이가 상대적으로 설계되어 데이터가 출력되지 않는 정상상태 기간 동안 전류가 작게 흐르고 패널 구동기간 동안 높은 전류구동능력으로 구동한다.

이러한 데이터 출력버퍼의 동작은 액정표시패널의 인버젼 방식에 따라 다르게 구동한다. 도 8a 내지 도 8c는 이웃하는 수직라인들의 액정셀들에 공급되는 데이터의 극성이 서로 반대인 컬럼 인버젼(Column inversion) 방식(도 10) 또는 프레임기간 주기로 액정셀들에 공급되는 데이터의 극성이 서로 반대인 프레임 인버젼(Frame inversion) 방식(도 11)에서의 데이터 출력버퍼의 동작을 단계적으로 나타낸 것이고, 도 9a 내지 도 9c는 이웃하는 수직라인들의 액정셀들에 공급되는 데이터의 극성이 서로 반대이고, 또한 이웃하는 수평라인들의 액정셀들에 공급되는 데이터의 극성이 서로 반대인 도트 인버젼(dot inversion) 방식(도 12) 또는 라인 인버젼(Line inversion) 방식(도 13)에서의 데이터 출력버퍼의 동작을 단계적으로 나타낸 것이다. 도 8a 내지 도 9c에 있어서 굵은 선은 전류가 흐르는 패스를 나타낸다.

컬럼 인버젼 방식 또는 프레임 인버젼 방식을 중심으로 본 발명에 따른 데이터 출력버퍼의 동작을 설명하기로 한다.

본 발명에 따른 데이터 출력버퍼의 동작과정은 패널 구동기간 동안 높은 전류구동능력으로 데이터라인들을 빠르게 충?방전시키기 위한 제1 구간, 정상상태기간 동안 옵셋검출을 위한 제2 구간, 및 옵셋보상을 위한 제3 구간을 포함한다.

제1 구간은 도 8a와 같이 제2 및 제3 스위치(S2, S3)를 닫고 제1, 제4 및 제5 스위치(S1, S4, S5)를 열어 커패시터(C)를 버퍼 입력단과 제3 노드(n3) 사이에 직렬로 접속하여 이전의 제2 구간 동안 커패시터(C)에 저장된 전압(α)을 버퍼 입력단 전압에 더하여 출력부(2)의 MOS FET들(nMOS2, pMOS2)의 게이트단자들에 공급한다. 이 때, 출력단의 MOS FET들(nMOS2, pMOS2)의 드레인 전류는 대략 아래의 수학식 1과 같다.

여기서, W는 채널폭, L은 채널 길이, Vgs는 게이트-소스간 전압, Vth는 MOS FET의 문턱전압을 각각 의미한다. 또한, μ_norp는 nMOS 또는 pMOS FET의 이동도(mobility)이며, C_ox는 MOS FET의 정전용량이다.

수학식 1에서 알 수 있는 바 출력부(2)의 MOS FET들(nMOS2, pMOS2)의 전류는 게이트단자에 인가되는 전압의 제곱에 비례하므로 단순히 버퍼 입력단의 전압만 가해지는 종래의 데이터 출력버퍼(도 4a)에 비하여 액정표시패널의 데이터라인들을 빠르게 충방전시킬 수 있다. 또한, 출력부(2)는 채널길이변조에 대한 효과를 고려할 필요가 없다. 이는 도 8a와 같은 커패시터 전압을 이용한 빠른 충전 후에는 도 8b와 같이 출력부(2)의 nMOS 및 pMOS TFT는 오프 상태로 되기 때문이다. 따라서, 출력부(2)는 전류를 증가시키기 위해서 nMOS 및 pMOS TFT의 채널 길이를 공정에서 허용하는 최소로 할 수 있다. 한편, 동일한 채널비를 가진다고 가정할 때 채널 길이가 크게 되면 그 만큼 채널폭도 커져야 하나 채널길이가 최소인 경우에는 채널폭의 크기가 작아도 동일한 채널비를 가질 수 있기 때문에 전류 구동능력은 같게 된다. 따라서, 출력부(2)의 nMOS 및 pMOS의 크기를 줄일 수 있기 때문에 데이터 버퍼의 칩사이즈를 줄일 수 있다.

제2 구간은 도 8b와 같이 제1, 제4 및 제5 스위치(S1, S4, S5)를 닫는 반면에 제2 및 제3 스위치(S2, S3)를 열어 버퍼 입력단의 전압과 버퍼 출력단의 전압 사이의 차전압을 커패시터(C)에 저장하여 옵셋을 검출한다. 이 때, 출력단의 MOS FET들(nMOS2, pMOS2)은 게이트전압이 0이기 때문에 턴-오프된다.

제3 구간은 도 8c와 같이 제2 및 제5 스위치(S2,S5)를 닫고 제1, 제3 및 제4 스위치(S1, S3, S4)를 열어 커패시터(C)를 입력부(1)의 MOS FET들(nMOS1,pMOS1)에 직렬 접속시켜 버퍼 입력단의 전압과 버퍼 출력단의 전압차 즉, 옵셋을 보상한다.

도트 인버젼 방식 또는 라인 인버젼 방식에서 본 발명에 따른 데이터 출력버퍼의 동작은 제1 구간 동안 스위치의 제어가 컬럼 인버젼 방식과 다르고 제2 및 제3 구간 동안의 동작은 컬럼 인버젼 방식과 동일하다. 도트 인버젼 방식의 제1 구간은 도 9a와 같이 제1, 제3 및 제4 스위치(S1, S3, S4)를 닫고 제2 및 제5 스위치(S2, S5)를 열어 커패시터(C)에 저장된 전압을 버퍼 입력단 전압에 더하지 않고 버퍼 입력단 전압을 출력부(2)의 MOS FET들(nMOS2, pMOS2)의 게이트단자들에 공급한다.

인버젼 방식에 따른 본 발명의 데이터 출력버퍼의 동작이 다른 이유는 다음 과 같다. 수학식 1에 있어서, α는 커패시터(C)에 저장된 전압으로 데이터 버퍼 내의 nMOS 또는 pMOS TFT의 Vgs에 추가로 더해지는 전압으로 구동을 빠르게 한다. 그러나 도트 인버젼 방식(도 11)이나 라인 인버젼(도 12)의 경우에는 α의 전압이 입력전압의 극성과 반대가 되기 때문에 nMOS 또는 pMOS TFT의 게이트전압을 감소시키게 된다. 이 때문에 컬럼 인버젼 방식(도 10)이나 프레임 인버젼 방식(도 11)의 경우에는 도 8a 및 도 14와 같이 커패시터(C)에 저장된 전압만큼 큰 게이트전압으로 데이터 버퍼의 nMOS 또는 pMOS TFT의 게이트전압을 높이지만 도트 인버젼 방식(도 12)나 라인 인버젼 방식(도 13)은 도 9a 및 도 15와 같이 α의 전압을 사용하지 않게 된다. 도 14 및 도 15에 있어서, Vinput은 버퍼 입력단의 전압을, Vcap은 커패시터(C)에 저장된 전압을 각각 의미한다.

상술한 바와 같이, 본 발명에 따른 액정표시장치의 데이터 출력버퍼는 MOS FET들의 채널비가 작게 설계되는 입력단을 이용하여 정상상태기간 동안 옵셋과 소비전력을 줄이고 MOS FET들의 채널비가 상대적으로 크게 설계되고 패널 동작기간 동안 게이트전압이 버퍼 입력전압 이상으로 인가되는 출력단을 이용하여 높은 전류구동능력이 요구되는 액정표시패널 예컨대, 고해상도의 액정표시패널의 데이터라인들을 빠르게 충방전시킬 수 있다. 그 결과, 본 발명에 따른 액정표시장치의 데이터 출력버퍼는 고해상도의 액정표시패널을 안정적으로 구동하면서도 데이터 출력버퍼에서의 옵셋과 소비전력을 줄일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

1. 입력전압과 출력전압의 차전압을 저장하기 위한 커패시터를 이용하여 옵셋을 보상하는 입력부와;

   상기 입력부와 상기 출력전압이 출력되는 출력단 사이에 접속되고 상기 입력전압과 상기 커패시터의 전압이 더해진 전압에 응답하여 상기 출력전압을 제어하는 출력부를 구비하고,

   상기 입력부는,

   상기 커패시터의 일측 전극에 접속된 제1 노드와 상기 입력전압이 공급되는 입력단 사이에 접속되는 제1 스위치와;

   상기 입력단과 상기 커패시터의 타측전극에 접속된 제2 노드 사이에 접속되는 제2 스위치와;

   상기 제1 노드와 상기 출력부의 입력단에 접속된 제3 노드 사이에 접속되는 제3 스위치와;

   상기 제2 노드와 상기 제3 노드 사이에 접속되는 제4 스위치와;

   고전위 전압원에 드레인단자가 접속되고 상기 제3 노드에 소스단자가 접속되며 상기 제1 노드에 게이트단자가 접속되는 제1 풀업 트랜지스터와;

   상기 제3 노드에 소스단자가 접속되고 기저전압원에 드레인단자가 접속되며 상기 제1 노드에 게이트단자가 접속되는 제1 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
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3. 제 1 항에 있어서,

   상기 출력부는,

   상기 제3 노드와 상기 출력단 사이에 접속되는 제5 스위치와;

   상기 고전위 전압원에 드레인단자가 접속되고 상기 출력단에 소스단자가 접속되며 상기 제3 노드에 게이트단자가 접속되는 제2 풀업 트랜지스터와;

   상기 출력단에 소스단자가 접속되고 상기 기저전압원에 드레인단자가 접속되며 상기 제3 노드에 게이트단자가 접속되는 제2 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
4. 제 3 항에 있어서,

   제1 구간 동안,

   상기 제2 및 제3 스위치는 온되는 반면에, 상기 제1, 제4 및 제5 스위치는 오프되어 상기 커패시터는 상기 입력단과 상기 제3 노드 사이에 직렬로 접속되는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
5. 제 4 항에 있어서,

   상기 제1 구간에 이어지는 제2 구간 동안,

   상기 제1, 제4 및 제5 스위치는 온되는 반면에 상기 제2 및 제3 스위치는 오프되어 상기 입력단의 전압과 상기 출력단의 전압 사이의 차전압을 상기 커패시터에 저장하는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
6. 제 5 항에 있어서,

   상기 제2 구간에 이어지는 제3 구간 동안,

   상기 제2 및 제5 스위치는 온되는 반면에 상기 제1, 제3 및 제4 스위치는 오프되어 상기 커패시터를 상기 제1 풀업 트랜지스터의 게이트단자와 상기 제1 풀다운 트랜지스터의 게이트단자에 접속시키는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
7. 제 3 항에 있어서,

   상기 출력부에 포함된 트랜지스터들은 상기 입력부에 포함된 트랜지스터들에 비하여 채널비가 큰 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
8. 제 7 항에 있어서,

   상기 출력부에 포함된 트랜지스터들은 상기 입력부에 포함된 트랜지스터들에 비하여 채널길이가 작은 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
9. 제 3 항에 있어서,

   제1 구간 동안,

   상기 제1, 제3 및 제4 스위치를 닫고 상기 제2 및 제5 스위치를 열어 상기 입력단을 상기 제3 노드에 접속시키는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
10. 제 9 항에 있어서,

    상기 제1 구간에 이어지는 제2 구간 동안,

    상기 제1, 제4 및 제5 스위치는 온되는 반면에 상기 제2 및 제3 스위치는 오프되어 상기 입력단의 전압과 상기 출력단의 전압 사이의 차전압을 상기 커패시터에 저장하는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.
11. 제 10 항에 있어서,

    상기 제2 구간에 이어지는 제3 구간 동안,

    상기 제2 및 제5 스위치는 온되는 반면에 상기 제1, 제3 및 제4 스위치는 오프되어 상기 커패시터를 상기 제1 풀업 트랜지스터의 게이트단자와 상기 제1 풀다운 트랜지스터의 게이트단자에 접속시키는 것을 특징으로 하는 액정표시장치의 데이터 출력버퍼.

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