JPH06268522A - 容量列形ｄａ変換回路 - Google Patents
容量列形ｄａ変換回路Info
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- JPH06268522A JPH06268522A JP4946793A JP4946793A JPH06268522A JP H06268522 A JPH06268522 A JP H06268522A JP 4946793 A JP4946793 A JP 4946793A JP 4946793 A JP4946793 A JP 4946793A JP H06268522 A JPH06268522 A JP H06268522A
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- Japan
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- reference potential
- capacitance
- capacitor
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Abstract
(57)【要約】
【目的】 容量の総和の小さいキャパシタアレイを用い
たＤＡ変換回路を提供する。 【構成】 多量の容量（Ｃｉ）を夫々の一端で共通接続
したキャパシタアレイ（１１，１２）と、このキャパシ
タアレイの共通接続側に接続されて各々の容量の電荷を
積分すると共にこの積分された電荷をリセット信号でリ
セットする積分手段（１０）と、所定関係及び異なる値
を有する複数種類の基準電位を個々の容量に夫々供給す
る基準電位供給手段（Ｖrefn，Ｖrefn+1）と、キャパシ
タアレイの他端と前記基準電位供給手段との間に接続さ
れてリセット信号によりキャパシタアレイの容量をリセ
ットするリセット手段（１３）と、このリセット手段を
介してキャパシタアレイの他端に接続されて入力される
複数ビットのディジタル信号により複数種類の基準電位
の中から最適なものを選択する基準電位選択手段（１
４）と、より構成されている。
たＤＡ変換回路を提供する。 【構成】 多量の容量（Ｃｉ）を夫々の一端で共通接続
したキャパシタアレイ（１１，１２）と、このキャパシ
タアレイの共通接続側に接続されて各々の容量の電荷を
積分すると共にこの積分された電荷をリセット信号でリ
セットする積分手段（１０）と、所定関係及び異なる値
を有する複数種類の基準電位を個々の容量に夫々供給す
る基準電位供給手段（Ｖrefn，Ｖrefn+1）と、キャパシ
タアレイの他端と前記基準電位供給手段との間に接続さ
れてリセット信号によりキャパシタアレイの容量をリセ
ットするリセット手段（１３）と、このリセット手段を
介してキャパシタアレイの他端に接続されて入力される
複数ビットのディジタル信号により複数種類の基準電位
の中から最適なものを選択する基準電位選択手段（１
４）と、より構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、容量列形ＤＡ変換回
路、特に容量総和の小さい容量列（以下、必要に応じ、
キャパシタアレイという。を有するＤＡ変換回路に関す
る。
路、特に容量総和の小さい容量列（以下、必要に応じ、
キャパシタアレイという。を有するＤＡ変換回路に関す
る。
【０００２】多数の走査線により少なくとも瞬間時な静
止画像を再生する画像表示装置においては、入力された
画像データを走査線毎にディジタル−アナログ（以下Ｄ
−Ａ）変換するため容量列（キャパシタアレイ）形ＤＡ
変換回路が用いられている。
止画像を再生する画像表示装置においては、入力された
画像データを走査線毎にディジタル−アナログ（以下Ｄ
−Ａ）変換するため容量列（キャパシタアレイ）形ＤＡ
変換回路が用いられている。
【０００３】
【従来の技術】従来の容量列形ＤＡ変換回路の典型例
が、図２１に示されている。このＤＡ変換回路は、２の
べき乗で徐々に容量値が変化する多数のキャパシタが列
状に並べられたキャパシタアレイと、リセット信号によ
り各キャパシタの保持電荷をリセットするリセット手段
３と、各ビットｂ1 ，＊ｂ1 ，…ｂm 及び＊ｂm を有す
るディジタル信号と基準電位Ｖref とによりキャパシタ
アレイの各容量Ｃｉの他端に選択した基準電位を印加す
る基準電位選択手段４と、そして、前記キャパシタアレ
イの各容量Ｃｉの総和を一方の入力として接地電位を他
方の入力とする演算増幅回路ＯＰを備え容量性の負荷に
対して駆動電圧を供給する積分手段１０と、より構成さ
れている。なお、ディジタル信号＊ｂ1 はディジタル信
号ｂ1 の反転信号を示している。
が、図２１に示されている。このＤＡ変換回路は、２の
べき乗で徐々に容量値が変化する多数のキャパシタが列
状に並べられたキャパシタアレイと、リセット信号によ
り各キャパシタの保持電荷をリセットするリセット手段
３と、各ビットｂ1 ，＊ｂ1 ，…ｂm 及び＊ｂm を有す
るディジタル信号と基準電位Ｖref とによりキャパシタ
アレイの各容量Ｃｉの他端に選択した基準電位を印加す
る基準電位選択手段４と、そして、前記キャパシタアレ
イの各容量Ｃｉの総和を一方の入力として接地電位を他
方の入力とする演算増幅回路ＯＰを備え容量性の負荷に
対して駆動電圧を供給する積分手段１０と、より構成さ
れている。なお、ディジタル信号＊ｂ1 はディジタル信
号ｂ1 の反転信号を示している。
【０００４】この図２１に示されるＤＡ変換回路は、最
上位ビット（most significant bit-MSB）用の容量が最
下位ビット（least siggnificant bit-LSB）用の容量２
m-1倍となり、容量の総和が大きくなってしまう問題が
ある。この問題に対処するため従来よりキャパシタアレ
イを２段に構成する提案がなされている。
上位ビット（most significant bit-MSB）用の容量が最
下位ビット（least siggnificant bit-LSB）用の容量２
m-1倍となり、容量の総和が大きくなってしまう問題が
ある。この問題に対処するため従来よりキャパシタアレ
イを２段に構成する提案がなされている。
【０００５】このキャパシタアレイを２段用いたＤＡ変
換回路を図２２に示す。図２２において、ＤＡ変換回路
は、２段のキャパシタアレイ１及び２を有する以外には
図２１のＤＡ変換回路と略々同じ構成を有する。このＤ
Ａ変換回路は、Y.S.Yee 等により、IEEE Journal of So
lid-State Circuits,vol.sc-14, Aug. 1979 において
“A Two-State Weighted Capacitor Network for D/A-A
/D Conversion ”と題して述べられている。キャパシタ
アレイの容量は、ｉ≦ｍに対してＣi ＝２i-1 Ｃ1 で与
えられ、また、ｉ≧ｍ＋１に対して、Ｃi ＝２i-m-1 Ｃ
1 で与えられている。また、Ｃc ＝Ｃ1 で与えられてい
る。
換回路を図２２に示す。図２２において、ＤＡ変換回路
は、２段のキャパシタアレイ１及び２を有する以外には
図２１のＤＡ変換回路と略々同じ構成を有する。このＤ
Ａ変換回路は、Y.S.Yee 等により、IEEE Journal of So
lid-State Circuits,vol.sc-14, Aug. 1979 において
“A Two-State Weighted Capacitor Network for D/A-A
/D Conversion ”と題して述べられている。キャパシタ
アレイの容量は、ｉ≦ｍに対してＣi ＝２i-1 Ｃ1 で与
えられ、また、ｉ≧ｍ＋１に対して、Ｃi ＝２i-m-1 Ｃ
1 で与えられている。また、Ｃc ＝Ｃ1 で与えられてい
る。
【０００６】以下簡単に動作を説明する。まずリセット
信号によりスイッチＳＷRG，ＳＷRC，ＳＷR1，… …，
ＳＷRm+nが閉じて全ての容量は、両端子を等価的にＧＮ
Ｄに接続され保持電荷をリセットされる。リセット期間
はディジタル信号の各ビットｂi ，／ｂi （／は否定
（反転）論理を示す。以下、同じ。）は例えば図２３に
示すようにＡＮＤ回路により、ともにゼロにセットされ
ており、スイッチＳＷ1，… …，ＳＷRm+n，ＳＷB1，
… …，ＳＷBm+nは開放状態である。リセット期間が終
了すると、スイッチＳＷRG，ＳＷRC，ＳＷR1，… …，
ＳＷRm+nは開放となり、入力されるディジタル信号の各
ビットｂi ，／ｂi によりキャパシタアレイの各容量Ｃ
i （ｉ＝１〜m+n ）の一端の電位として、基準電位Ｖre
f あるいは接地電位ＧＮＤが与えられる。この時、容量
Ｃc にかかる電圧Ｖc は、 と求められる。よって、積分手段１０を演算増幅回路Ｏ
Ｐとともに構成する容量ＣG に蓄えられる電荷Ｑは、 となり、出力Ｖout は、
信号によりスイッチＳＷRG，ＳＷRC，ＳＷR1，… …，
ＳＷRm+nが閉じて全ての容量は、両端子を等価的にＧＮ
Ｄに接続され保持電荷をリセットされる。リセット期間
はディジタル信号の各ビットｂi ，／ｂi （／は否定
（反転）論理を示す。以下、同じ。）は例えば図２３に
示すようにＡＮＤ回路により、ともにゼロにセットされ
ており、スイッチＳＷ1，… …，ＳＷRm+n，ＳＷB1，
… …，ＳＷBm+nは開放状態である。リセット期間が終
了すると、スイッチＳＷRG，ＳＷRC，ＳＷR1，… …，
ＳＷRm+nは開放となり、入力されるディジタル信号の各
ビットｂi ，／ｂi によりキャパシタアレイの各容量Ｃ
i （ｉ＝１〜m+n ）の一端の電位として、基準電位Ｖre
f あるいは接地電位ＧＮＤが与えられる。この時、容量
Ｃc にかかる電圧Ｖc は、 と求められる。よって、積分手段１０を演算増幅回路Ｏ
Ｐとともに構成する容量ＣG に蓄えられる電荷Ｑは、 となり、出力Ｖout は、
【０００７】 とＤＡ変換された出力が得られる。この出力における最
大振幅は、基準電位Ｖref と容量比Ｃ1 ／ＣG により決
定される。
大振幅は、基準電位Ｖref と容量比Ｃ1 ／ＣG により決
定される。
【０００８】この図２２の従来例では、キャパシタアレ
イの容量の総和は、Ｃc を含めて（２m ＋２n −１）Ｃ
1 となり、例えばＣ1 を０．５ｐＦとし、ｍ＝ｎ＝４と
８ビットＤＡを想定すると、１５．５ｐＦとなってしま
う。このため、複数個のＤＡ変換回路を必要とするよう
な用途においては、総和として大きな容量は必要となる
ため、ＩＣ化にはチップ面積が大きくなり極めて不利で
ある。
イの容量の総和は、Ｃc を含めて（２m ＋２n −１）Ｃ
1 となり、例えばＣ1 を０．５ｐＦとし、ｍ＝ｎ＝４と
８ビットＤＡを想定すると、１５．５ｐＦとなってしま
う。このため、複数個のＤＡ変換回路を必要とするよう
な用途においては、総和として大きな容量は必要となる
ため、ＩＣ化にはチップ面積が大きくなり極めて不利で
ある。
【０００９】また、図２１に示すようにキャパシタアレ
イを１段のみ用いた方法では、上述のようにｍビットの
ディジタル信号に対して、ＭＳＢ用の容量がＬＳＢ用の
容量の２m-1 倍となり、ビット数が同じなら図２２に示
すようなキャパシタアレイを２段用いた構成のものより
遥かに容量の総和が大きくなる。
イを１段のみ用いた方法では、上述のようにｍビットの
ディジタル信号に対して、ＭＳＢ用の容量がＬＳＢ用の
容量の２m-1 倍となり、ビット数が同じなら図２２に示
すようなキャパシタアレイを２段用いた構成のものより
遥かに容量の総和が大きくなる。
【００１０】
【発明が解決しようとする課題】以上のように従来のキ
ャパシタアレイを用いたＤＡ変換回路では、必要となる
容量の総和が大きくなり、特に、複数個のＤＡ変換回路
を１チップにＩＣ化するには、チップ面積が大きくな
り、コストが高くなったりや信頼性が下がるなどの問題
があった。
ャパシタアレイを用いたＤＡ変換回路では、必要となる
容量の総和が大きくなり、特に、複数個のＤＡ変換回路
を１チップにＩＣ化するには、チップ面積が大きくな
り、コストが高くなったりや信頼性が下がるなどの問題
があった。
【００１１】本発明は上記の点に鑑みてなされたもの
で、容量比を一定にして多段階の基準電圧により動作さ
せることにより容量の総和の小さいキャパシタアレイを
用いたＤＡ変換回路を提供することにある。
で、容量比を一定にして多段階の基準電圧により動作さ
せることにより容量の総和の小さいキャパシタアレイを
用いたＤＡ変換回路を提供することにある。
【００１２】
【課題を解決するための手段】この発明に係る容量列形
ＤＡ変換回路は、互いに所定の関係を有する複数種類の
基準電位を供給する基準電位供給手段と、リセット信号
により積分に電荷をリセットすることのできる積分手段
と、共通接続された一端が前記積分手段の入力に接続さ
れる複数個の容量よりなるキャパシタアレイと、このキ
ャパシタアレイの容量を前記リセット信号によりリセッ
トするために前記キャパシタアレイの他端に接続された
リセット手段と、前記キャパシタアレイの他端に前記リ
セット手段を介して接続されて入力される複数ビットの
ディジタル信号により前記複数種類の基準電位の中から
最適なものを選択する基準電位選択手段と、より構成さ
れている。
ＤＡ変換回路は、互いに所定の関係を有する複数種類の
基準電位を供給する基準電位供給手段と、リセット信号
により積分に電荷をリセットすることのできる積分手段
と、共通接続された一端が前記積分手段の入力に接続さ
れる複数個の容量よりなるキャパシタアレイと、このキ
ャパシタアレイの容量を前記リセット信号によりリセッ
トするために前記キャパシタアレイの他端に接続された
リセット手段と、前記キャパシタアレイの他端に前記リ
セット手段を介して接続されて入力される複数ビットの
ディジタル信号により前記複数種類の基準電位の中から
最適なものを選択する基準電位選択手段と、より構成さ
れている。
【００１３】
【作用】上記のように構成されたＤＡ変換回路は、ｎ種
類の基準電位において第ｉ（ｎ≧ｉ≧３）の基準電位と
第１の基準電位の差電圧の絶対値が第２の基準電位と第
１の基準電位の差電圧の絶対値の２j （ｎ−２≧ｊ≧
１）倍の関係を持つｎ（ｎ≧３）種類の基準電位と、リ
セット信号により積分した電荷をリセットすることので
きる積分手段と、共通接続された一端が積分手段の入力
に接続されるｋ（ｋ≧２）個の容量よりなる第１のキャ
パシタアレイと、第１のキャパシタアレイの容量をリセ
ット信号によりリセットするリセット手段と、第１のキ
ャパシタアレイの各々の容量の他端は、入力するｋビッ
トのディジタル信号により第ａの基準電位と第ｂ（ｂ≠
ａ）の基準電位のどちらかに選択的に接続する基準電位
選択手段で構成するようにしてもよい。
類の基準電位において第ｉ（ｎ≧ｉ≧３）の基準電位と
第１の基準電位の差電圧の絶対値が第２の基準電位と第
１の基準電位の差電圧の絶対値の２j （ｎ−２≧ｊ≧
１）倍の関係を持つｎ（ｎ≧３）種類の基準電位と、リ
セット信号により積分した電荷をリセットすることので
きる積分手段と、共通接続された一端が積分手段の入力
に接続されるｋ（ｋ≧２）個の容量よりなる第１のキャ
パシタアレイと、第１のキャパシタアレイの容量をリセ
ット信号によりリセットするリセット手段と、第１のキ
ャパシタアレイの各々の容量の他端は、入力するｋビッ
トのディジタル信号により第ａの基準電位と第ｂ（ｂ≠
ａ）の基準電位のどちらかに選択的に接続する基準電位
選択手段で構成するようにしてもよい。
【００１４】本発明によるＤＡ変換回路では、キャパシ
タアレイの各々の容量の一端に入力のディジタル信号に
より選択的に印加する基準電位に重みづけをしているの
で、キャパシタアレイの各々の容量値を重みづけする必
要はない。よってキャパシタアレイの容量を総和を小さ
く抑えることが可能となる。例えば６ビットのディジタ
ル信号をＤＡする時に、従来の２段のキャパシタアレイ
を用いた方式ではキャパシタアレイの最小容量の１５倍
の容量が、また、１段のキャパシタアレイの方式ではキ
ャパシタアレイの最小容量の６３倍の容量が必要である
が、本発明の方式ではキャパシタアレイの最小容量の６
倍の容量でよい。よって、ＤＡ変換回路をＩＣ化した場
合に、より少ない面積で実現できるので、複数個のＤＡ
変換回路を１チップに内蔵しても少ないチップ面積で実
現でき、コストを下げることができる。
タアレイの各々の容量の一端に入力のディジタル信号に
より選択的に印加する基準電位に重みづけをしているの
で、キャパシタアレイの各々の容量値を重みづけする必
要はない。よってキャパシタアレイの容量を総和を小さ
く抑えることが可能となる。例えば６ビットのディジタ
ル信号をＤＡする時に、従来の２段のキャパシタアレイ
を用いた方式ではキャパシタアレイの最小容量の１５倍
の容量が、また、１段のキャパシタアレイの方式ではキ
ャパシタアレイの最小容量の６３倍の容量が必要である
が、本発明の方式ではキャパシタアレイの最小容量の６
倍の容量でよい。よって、ＤＡ変換回路をＩＣ化した場
合に、より少ない面積で実現できるので、複数個のＤＡ
変換回路を１チップに内蔵しても少ないチップ面積で実
現でき、コストを下げることができる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００１６】図１は、本発明に係る容量列形ＤＡ変換回
路の第１実施例の回路構成を示す図である。積分手段１
０は、演算増幅回路ＯＰと容量ＣG とにより構成されて
おり、リセット信号ＲesetによりスイッチＳＷRGで容量
ＣG の電荷がリセットされる。キャパシタアレイ１１
は、ｋ個の各々等しい容量値を持つ容量Ｃ1 〜Ｃk で構
成され、キャパシタアレイ１１の共通接続端は積分手段
１０に接続されている。積分手段１０のＡＣ ＧＮＤと
して第１の基準電位Ｖref1が与えられている。よって、
キャパシタアレイ１１の共通接続端は、等価的に基準電
位Ｖref1となっている。また、リセット手段１３を構成
するスイッチＳＷR1〜ＳＷRkは、キャパシタアレイ１１
の各容量の他端と基準電位Ｖref1との間に設けられてお
り、リセット信号Ｒesetによってキャパシタアレイ１１
の容量Ｃ1 〜Ｃk に蓄積されている電荷をリセットす
る。基準電位選択手段１４を構成するスイッチＳＷB1〜
ＳＷBkはキャパシタアレイの各容量の他端と基準電位Ｖ
ref1に接続され、リセット信号Ｒesetによるリセット期
間中はゼロが与えられるｋビットのディジタル信号の各
ビット信号ｂi （ｉ＝１〜ｋ）により接続が制御され
る。この場合、基準電位は、 Ｖrefi−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられている。
路の第１実施例の回路構成を示す図である。積分手段１
０は、演算増幅回路ＯＰと容量ＣG とにより構成されて
おり、リセット信号ＲesetによりスイッチＳＷRGで容量
ＣG の電荷がリセットされる。キャパシタアレイ１１
は、ｋ個の各々等しい容量値を持つ容量Ｃ1 〜Ｃk で構
成され、キャパシタアレイ１１の共通接続端は積分手段
１０に接続されている。積分手段１０のＡＣ ＧＮＤと
して第１の基準電位Ｖref1が与えられている。よって、
キャパシタアレイ１１の共通接続端は、等価的に基準電
位Ｖref1となっている。また、リセット手段１３を構成
するスイッチＳＷR1〜ＳＷRkは、キャパシタアレイ１１
の各容量の他端と基準電位Ｖref1との間に設けられてお
り、リセット信号Ｒesetによってキャパシタアレイ１１
の容量Ｃ1 〜Ｃk に蓄積されている電荷をリセットす
る。基準電位選択手段１４を構成するスイッチＳＷB1〜
ＳＷBkはキャパシタアレイの各容量の他端と基準電位Ｖ
ref1に接続され、リセット信号Ｒesetによるリセット期
間中はゼロが与えられるｋビットのディジタル信号の各
ビット信号ｂi （ｉ＝１〜ｋ）により接続が制御され
る。この場合、基準電位は、 Ｖrefi−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられている。
【００１７】以下、図１に示す本発明第１実施例のＤＡ
変換回路の動作を説明する。まず、リセット信号Ｒeset
によりリセット手段１３でキャパシタアレイ１１及び積
分手段１０の容量ＣG の電荷をリセットする。次にディ
ジタル信号の各ビットｂi ，／ｂi （ｉ＝１〜ｋ）によ
り基準電位選択手段１４でキャパシタアレイ１１の各容
量Ｃi の他端に選択した基準電位を印加する。この時キ
ャパシタアレイ１１の各容量Ｃi に蓄積されている電荷
の総和は、積分手段１０の容量ＣG に蓄積される電荷Ｑ
と等しく、 と表せる。よって出力Ｖout は、 とＤＡ変換された出力となる。出力の最大振幅は、基準
電位の差Ｖref2−Ｖref1と容量比Ｃ1 ／ＣG で決定され
る。
変換回路の動作を説明する。まず、リセット信号Ｒeset
によりリセット手段１３でキャパシタアレイ１１及び積
分手段１０の容量ＣG の電荷をリセットする。次にディ
ジタル信号の各ビットｂi ，／ｂi （ｉ＝１〜ｋ）によ
り基準電位選択手段１４でキャパシタアレイ１１の各容
量Ｃi の他端に選択した基準電位を印加する。この時キ
ャパシタアレイ１１の各容量Ｃi に蓄積されている電荷
の総和は、積分手段１０の容量ＣG に蓄積される電荷Ｑ
と等しく、 と表せる。よって出力Ｖout は、 とＤＡ変換された出力となる。出力の最大振幅は、基準
電位の差Ｖref2−Ｖref1と容量比Ｃ1 ／ＣG で決定され
る。
【００１８】ここで必要なキャパシタアレイ１１の容量
の総和は、ｋビットのディジタル信号とすると、Ｃ1 の
ｋ倍である。従来のキャパシタアレイを１段用いた方式
では、Ｃ1 の２k −１倍であり、キャパシタアレイを２
段用いた方式では、ｋが偶数の時は２(k+2)/2 −１倍で
あり、ｋが奇数の時は２(k-1)/2 −１倍である。よっ
て、例えばｋ＝８において、本発明のＤＡ変換回路では
キャパシタアレイの容量の総和がＣ1 の８倍で、従来の
キャパシタアレイを１段用いた方式のＣ1 の２５５倍
や、キャパシタアレイを２段用いた方式の３１倍に比較
して、キャパシタアレイの容量の総和を小さくすること
ができ、よってＩＣ化する際に必要となる面積を小さく
でき、コストを低減できる。
の総和は、ｋビットのディジタル信号とすると、Ｃ1 の
ｋ倍である。従来のキャパシタアレイを１段用いた方式
では、Ｃ1 の２k −１倍であり、キャパシタアレイを２
段用いた方式では、ｋが偶数の時は２(k+2)/2 −１倍で
あり、ｋが奇数の時は２(k-1)/2 −１倍である。よっ
て、例えばｋ＝８において、本発明のＤＡ変換回路では
キャパシタアレイの容量の総和がＣ1 の８倍で、従来の
キャパシタアレイを１段用いた方式のＣ1 の２５５倍
や、キャパシタアレイを２段用いた方式の３１倍に比較
して、キャパシタアレイの容量の総和を小さくすること
ができ、よってＩＣ化する際に必要となる面積を小さく
でき、コストを低減できる。
【００１９】図２は、本発明のＤＡ変換回路の第２実施
例による回路構成を示す図である。これは、図１の第１
実施例に第２のキャパシタアレイ１２と電荷転送用容量
Ｃcと電荷分配用容量Ｃv を加えたＤＡ変換回路であ
る。
例による回路構成を示す図である。これは、図１の第１
実施例に第２のキャパシタアレイ１２と電荷転送用容量
Ｃcと電荷分配用容量Ｃv を加えたＤＡ変換回路であ
る。
【００２０】以下、動作を説明する。まず、リセット信
号Ｒesetによりリセット手段１３でキャパシタアレイ１
１，１２及び電荷転送用容量Ｃc 、電荷分配用容量Ｃv
、積分手段１０の容量ＣG の電荷をリセットする。次
にｋ＋ｍビットのディジタル信号の各ビットｂi ，／ｂ
i （ｉ＝１〜ｋ＋ｍ）により基準電位選択手段１４でキ
ャパシタアレイ１１，１２の各容量Ｃi の他端に選択し
た基準電位を印加する。図２では、ｍ＝ｋであり、キャ
パシタアレイ１１，１２の各容量Ｃi は等しい。また、
Ｃc ＝Ｃ1 で、Ｃv ＝（２k −ｋ−１）Ｃ1 と設定され
る。さらに、基準電位Ｖrefi（ｉ＝２〜ｎでｎ＝ｋ＋
１）は、 Ｖrefi−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられている。この時キャパシタアレイ１１の各容
量Ｃi に蓄積されている電荷の総和Ｑ1 は、 と表せ、また、電荷転送用容量Ｃc に蓄積されている電
荷Ｑ2 は、 と表せる。積分手段１０の容量ＣG に蓄積される電荷Ｑ
は、電荷Ｑ1 と電荷Ｑ2の和であるので、 となる。よって出力Ｖout は、 とＤＡ変換された出力となる。出力の最大振幅は、Ｖre
f2−Ｖref1とＣ1 ／ＣGで決定される。
号Ｒesetによりリセット手段１３でキャパシタアレイ１
１，１２及び電荷転送用容量Ｃc 、電荷分配用容量Ｃv
、積分手段１０の容量ＣG の電荷をリセットする。次
にｋ＋ｍビットのディジタル信号の各ビットｂi ，／ｂ
i （ｉ＝１〜ｋ＋ｍ）により基準電位選択手段１４でキ
ャパシタアレイ１１，１２の各容量Ｃi の他端に選択し
た基準電位を印加する。図２では、ｍ＝ｋであり、キャ
パシタアレイ１１，１２の各容量Ｃi は等しい。また、
Ｃc ＝Ｃ1 で、Ｃv ＝（２k −ｋ−１）Ｃ1 と設定され
る。さらに、基準電位Ｖrefi（ｉ＝２〜ｎでｎ＝ｋ＋
１）は、 Ｖrefi−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられている。この時キャパシタアレイ１１の各容
量Ｃi に蓄積されている電荷の総和Ｑ1 は、 と表せ、また、電荷転送用容量Ｃc に蓄積されている電
荷Ｑ2 は、 と表せる。積分手段１０の容量ＣG に蓄積される電荷Ｑ
は、電荷Ｑ1 と電荷Ｑ2の和であるので、 となる。よって出力Ｖout は、 とＤＡ変換された出力となる。出力の最大振幅は、Ｖre
f2−Ｖref1とＣ1 ／ＣGで決定される。
【００２１】この様にして、基準電位の数を減らすこと
もできる。この時キャパシタアレイ１１及び１２の容量
の総和は、Ｃ1 の２k/2 ＋ｋ／２倍で、従来のキャパシ
タアレイを用いたＤＡ変換回路に必要なキャパシタアレ
イの容量の総和より小さくすることができる。
もできる。この時キャパシタアレイ１１及び１２の容量
の総和は、Ｃ1 の２k/2 ＋ｋ／２倍で、従来のキャパシ
タアレイを用いたＤＡ変換回路に必要なキャパシタアレ
イの容量の総和より小さくすることができる。
【００２２】図３は、本発明のＤＡ変換回路の第２実施
例の回路構成の変形例である第３実施例の回路を示す図
である。入力するディジタル信号はｋ＋ｍビットで、さ
らにｋ＝ｍ＋１、ｎ＝ｋ＋１の場合を示している。ここ
で、図２と同様にＣi （ｉ＝１〜ｋ＋ｍ）＝Ｃ1 、Ｃc
＝Ｃ1 で、 Ｖrefi（ｉ＝３〜ｎ）−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられており、また、Ｃv ＝（２k-1 −ｋ−１）Ｃ
1 と設定する。
例の回路構成の変形例である第３実施例の回路を示す図
である。入力するディジタル信号はｋ＋ｍビットで、さ
らにｋ＝ｍ＋１、ｎ＝ｋ＋１の場合を示している。ここ
で、図２と同様にＣi （ｉ＝１〜ｋ＋ｍ）＝Ｃ1 、Ｃc
＝Ｃ1 で、 Ｖrefi（ｉ＝３〜ｎ）−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられており、また、Ｃv ＝（２k-1 −ｋ−１）Ｃ
1 と設定する。
【００２３】この時、上位ｍビットｂk+j （ｊ＝１〜
ｍ）で制御される第１のキャパシタアレイの容量Ｃk+j
に印加する基準電位をＶrefj+1とすることにより、図２
に示す第２の回路構成と同様の効果が得られる。
ｍ）で制御される第１のキャパシタアレイの容量Ｃk+j
に印加する基準電位をＶrefj+1とすることにより、図２
に示す第２の回路構成と同様の効果が得られる。
【００２４】図４は、本発明のＤＡ変換回路の第２実施
例の回路構成の別の変形例である第４実施例の回路を示
す図である。
例の回路構成の別の変形例である第４実施例の回路を示
す図である。
【００２５】入力するディジタル信号はｋ＋ｍビット
で、さらにｋ＝ｍ−１、ｎ＝ｍ＋１の場合を示してい
る。ここで、図２と同様にＣi （ｉ＝１〜ｋ＋ｍ）＝Ｃ
1 、Ｃc＝Ｃ1 で、Ｖrefi（ｉ＝２〜ｎ）−Ｖref1＝２
i-2 （Ｖref2−Ｖref1）で与えられており、また、Ｃv
＝（２k −ｋ−１）Ｃ1 と設定することにより、図２に
示す第２の回路構成と同様の効果が得られる。
で、さらにｋ＝ｍ−１、ｎ＝ｍ＋１の場合を示してい
る。ここで、図２と同様にＣi （ｉ＝１〜ｋ＋ｍ）＝Ｃ
1 、Ｃc＝Ｃ1 で、Ｖrefi（ｉ＝２〜ｎ）−Ｖref1＝２
i-2 （Ｖref2−Ｖref1）で与えられており、また、Ｃv
＝（２k −ｋ−１）Ｃ1 と設定することにより、図２に
示す第２の回路構成と同様の効果が得られる。
【００２６】図５は、本発明のＤＡ変換回路の第５実施
例の回路構成を示す図である。これは、図２の第２実施
例において、第１のキャパシタアレイ１１を時分割にて
第２のキャパシタアレイとしても兼用するもので、ディ
ジタル入力信号の上位ｋビットと下位ｋビットの切換手
段１５と、上位ビットと下位ビットの切換え信号ＭＬに
より電荷転送用容量Ｃc をバイパスする経路と電荷分配
用容量Ｃv への経路を切換えるスイッチＳＷBPと、電荷
分配用容量Ｃv リセット用スイッチＳＷRVが加えられて
おり、積分手段のリセットは第１のリセット信号Ｒeset
１でキャパシタアレイの各容量Ｃi 及び電荷転送用容量
Ｃc 、電荷分配用容量Ｃv は第２のリセット信号Ｒeset
２により行われる。キャパシタアレイ１１の各容量Ｃi
は等しく、またＣc ＝Ｃ1 で、Ｃv ＝（２k −ｋ−１）
Ｃ1 と設定される。さらに、基準電位Ｖrefi（ｉ＝２〜
ｎでｎ＝ｋ＋１）は、 Ｖrefi−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられている。
例の回路構成を示す図である。これは、図２の第２実施
例において、第１のキャパシタアレイ１１を時分割にて
第２のキャパシタアレイとしても兼用するもので、ディ
ジタル入力信号の上位ｋビットと下位ｋビットの切換手
段１５と、上位ビットと下位ビットの切換え信号ＭＬに
より電荷転送用容量Ｃc をバイパスする経路と電荷分配
用容量Ｃv への経路を切換えるスイッチＳＷBPと、電荷
分配用容量Ｃv リセット用スイッチＳＷRVが加えられて
おり、積分手段のリセットは第１のリセット信号Ｒeset
１でキャパシタアレイの各容量Ｃi 及び電荷転送用容量
Ｃc 、電荷分配用容量Ｃv は第２のリセット信号Ｒeset
２により行われる。キャパシタアレイ１１の各容量Ｃi
は等しく、またＣc ＝Ｃ1 で、Ｃv ＝（２k −ｋ−１）
Ｃ1 と設定される。さらに、基準電位Ｖrefi（ｉ＝２〜
ｎでｎ＝ｋ＋１）は、 Ｖrefi−Ｖref1＝２i-2 （Ｖref2−Ｖref1） で与えられている。
【００２７】以下、第５実施例の動作を説明する。ま
ず、第１のリセット信号Ｒeset１で積分手段１０の容量
ＣG の電荷をリセットし、第２のリセット信号Ｒeset２
によりリセット手段１３でキャパシタアレイ１１及び電
荷転送用容量Ｃc 、電荷分配用容量Ｃv をリセットす
る。次にディジタル入力信号の上位ｋビットと下位ｋビ
ットの切換え手段１５により選択された下位ｋビットに
より基準電位選択手段１４でキャパシタアレイにより接
続する基準電位を制御する。この時上位ビットと下位ビ
ットの切換え信号ＭＬによりＳＷBPで電荷分配用容量Ｃ
v への経路が選択されている。これによって電荷転送用
容量Ｃc を介して積分手段１０の容量ＣG に蓄積される
電荷Ｑ2 は、 となる。次に再び第２のリセット信号Ｒeset２によりキ
ャパシタアレイ１１をリセットする。そして、ディジタ
ル入力信号の上位ｋビットと下位ｋビットの切換え手段
１５により選択された上位ｋビットにより基準電位選択
手段１４でキャパシタアレイに接続する基準電位を制御
する。この時上位ビットと下位ビットの切換え信号ＭＬ
によりＳＷBPで電荷転送用容量Ｃc をバイパスする経路
が選択されている。キャパシタアレイ１１により積分手
段１０の容量ＣG にさらに蓄積される電荷Ｑ1 は、 であり、よって積分手段１０の容量ＣG に蓄積される電
荷の総和Ｑは、
ず、第１のリセット信号Ｒeset１で積分手段１０の容量
ＣG の電荷をリセットし、第２のリセット信号Ｒeset２
によりリセット手段１３でキャパシタアレイ１１及び電
荷転送用容量Ｃc 、電荷分配用容量Ｃv をリセットす
る。次にディジタル入力信号の上位ｋビットと下位ｋビ
ットの切換え手段１５により選択された下位ｋビットに
より基準電位選択手段１４でキャパシタアレイにより接
続する基準電位を制御する。この時上位ビットと下位ビ
ットの切換え信号ＭＬによりＳＷBPで電荷分配用容量Ｃ
v への経路が選択されている。これによって電荷転送用
容量Ｃc を介して積分手段１０の容量ＣG に蓄積される
電荷Ｑ2 は、 となる。次に再び第２のリセット信号Ｒeset２によりキ
ャパシタアレイ１１をリセットする。そして、ディジタ
ル入力信号の上位ｋビットと下位ｋビットの切換え手段
１５により選択された上位ｋビットにより基準電位選択
手段１４でキャパシタアレイに接続する基準電位を制御
する。この時上位ビットと下位ビットの切換え信号ＭＬ
によりＳＷBPで電荷転送用容量Ｃc をバイパスする経路
が選択されている。キャパシタアレイ１１により積分手
段１０の容量ＣG にさらに蓄積される電荷Ｑ1 は、 であり、よって積分手段１０の容量ＣG に蓄積される電
荷の総和Ｑは、
【００２８】 となる。よって出力Ｖout は、 とＤＡ変換された出力となる。出力の最大振幅は、Ｖre
f2−Ｖref1とＣ1 ／ＣGで決定される。
f2−Ｖref1とＣ1 ／ＣGで決定される。
【００２９】この様に時分割動作により、キャパシタア
レイを共有化することで、図２の第２実施例よりさらに
容量を減らすことができる。
レイを共有化することで、図２の第２実施例よりさらに
容量を減らすことができる。
【００３０】図６の第６実施例に示すように、図１にお
いて最上位ビットで制御されるキャパシタアレイ１１の
容量Ｃk をＣk ＝２Ｃ1 とし、他のキャパシタアレイ１
１の容量Ｃi をＣi ＝Ｃ1 として、また、キャパシタア
レイ１１の容量Ｃk に基準電位選択手段１４を介して印
加する基準電位をＶref1とＶrefn-1と設定することによ
りキャパシタアレイの容量の総和は図１の第１実施例の
場合に比べＣ1 だけ大きくなるものの、基準電位を１種
類減らすことができる。同様に図２に適用して、図７に
示す第７実施例のようにキャパシタアレイ１１，１２の
各々の最上位ビットにより印加する基準電位を制御され
るＣk とＣ2kを、Ｃk ＝Ｃ2k＝２Ｃ1 とし、他のキャパ
シタアレイの容量Ｃi をＣi ＝Ｃ1 とすることもでき
る。この時、電荷分配用容量Ｃv はＣv ＝（２k −ｋ−
２）Ｃ1 と設定しておけば良い。図示はしないが、図５
の第５実施例のキャパシタアレイにも同様に適用でき
る。さらに、図４の第４実施例のキャパシタアレイ１１
に適用して、図８に示す第８実施例のようにキャパシタ
アレイ１１の最上位ビットにより印加する基準電位を制
御される容量Ｃk+m をＣk+m ＝２Ｃ1 とし、基準電位選
択手段１４を介して印加する基準電位をＶref1とＶrefn
-1とすることもできる。
いて最上位ビットで制御されるキャパシタアレイ１１の
容量Ｃk をＣk ＝２Ｃ1 とし、他のキャパシタアレイ１
１の容量Ｃi をＣi ＝Ｃ1 として、また、キャパシタア
レイ１１の容量Ｃk に基準電位選択手段１４を介して印
加する基準電位をＶref1とＶrefn-1と設定することによ
りキャパシタアレイの容量の総和は図１の第１実施例の
場合に比べＣ1 だけ大きくなるものの、基準電位を１種
類減らすことができる。同様に図２に適用して、図７に
示す第７実施例のようにキャパシタアレイ１１，１２の
各々の最上位ビットにより印加する基準電位を制御され
るＣk とＣ2kを、Ｃk ＝Ｃ2k＝２Ｃ1 とし、他のキャパ
シタアレイの容量Ｃi をＣi ＝Ｃ1 とすることもでき
る。この時、電荷分配用容量Ｃv はＣv ＝（２k −ｋ−
２）Ｃ1 と設定しておけば良い。図示はしないが、図５
の第５実施例のキャパシタアレイにも同様に適用でき
る。さらに、図４の第４実施例のキャパシタアレイ１１
に適用して、図８に示す第８実施例のようにキャパシタ
アレイ１１の最上位ビットにより印加する基準電位を制
御される容量Ｃk+m をＣk+m ＝２Ｃ1 とし、基準電位選
択手段１４を介して印加する基準電位をＶref1とＶrefn
-1とすることもできる。
【００３１】また、図３に応用して、図９に示す第９実
施例のようにキャパシタアレイ１２の最下位ビットによ
り制御される容量Ｃ1 を２個の容量Ｃ2 を直列に接続す
ることによりＣ1 ＝Ｃ2 ／２、他のキャパシタアレイの
容量Ｃi （ｉ＞１）＝Ｃ2 とし、Ｃv ＝（２k-1 −ｋ−
１／２）Ｃ1 と設定することにより、キャパシタアレイ
１２の容量Ｃ1 に基準電位選択手段１４を介して印加さ
れる基準電位Ｖref2を容量Ｃ2 に基準電位選択手段１４
を介して印加される基準電位として共用しても良い。
施例のようにキャパシタアレイ１２の最下位ビットによ
り制御される容量Ｃ1 を２個の容量Ｃ2 を直列に接続す
ることによりＣ1 ＝Ｃ2 ／２、他のキャパシタアレイの
容量Ｃi （ｉ＞１）＝Ｃ2 とし、Ｃv ＝（２k-1 −ｋ−
１／２）Ｃ1 と設定することにより、キャパシタアレイ
１２の容量Ｃ1 に基準電位選択手段１４を介して印加さ
れる基準電位Ｖref2を容量Ｃ2 に基準電位選択手段１４
を介して印加される基準電位として共用しても良い。
【００３２】以上の実施例では、リセット手段１３と基
準電位手段１４を別々に設けたが、例えば図１０に図１
の実施例の変形例として示す第１０実施例のように、入
力するディジタル信号を例えばＯＲとＮＯＲで構成され
る伝達制御手段によりリセット信号Ｒesetで制御するこ
とで、基準電位手段１４にリセット手段１３の機能を持
たせることもできる。
準電位手段１４を別々に設けたが、例えば図１０に図１
の実施例の変形例として示す第１０実施例のように、入
力するディジタル信号を例えばＯＲとＮＯＲで構成され
る伝達制御手段によりリセット信号Ｒesetで制御するこ
とで、基準電位手段１４にリセット手段１３の機能を持
たせることもできる。
【００３３】また、以上の説明では、入力するディジタ
ル信号がストレートバイナリの様式であり、この時Ｖou
t の出力範囲は、Ｖref2−Ｖref1＞０とすると、Ｖref1
に対してマイナス側のみで、Ｖref2−Ｖref1＜０とする
と、Ｖref1に対してプラス側のみとなってしまう。これ
に対しては、例えば図１の変形として図１１に示す第１
１実施例のように、積分手段１０のＡＣ ＧＮＤとして
与えられている基準電位Ｖref1に対して、基準電位Ｖre
fi（ｉ≧３）をＶrefi−Ｖref1が、ｉが奇数の時にはＶ
ref2−Ｖref1の−２(i-3)/2 倍に、またｉが偶数の時に
はＶref2−Ｖref1の２(i-2)/2 倍となるように設定し
て、ディジタル信号のｂi ビットで基準電位Ｖref2i の
接続を制御し、ディジタル信号ｂi ビットで基準電位Ｖ
ref(2i+1)の接続を制御することにより、Ｖref1に対し
てプラス・マイナス両側の出力を得るように変形しても
良い。
ル信号がストレートバイナリの様式であり、この時Ｖou
t の出力範囲は、Ｖref2−Ｖref1＞０とすると、Ｖref1
に対してマイナス側のみで、Ｖref2−Ｖref1＜０とする
と、Ｖref1に対してプラス側のみとなってしまう。これ
に対しては、例えば図１の変形として図１１に示す第１
１実施例のように、積分手段１０のＡＣ ＧＮＤとして
与えられている基準電位Ｖref1に対して、基準電位Ｖre
fi（ｉ≧３）をＶrefi−Ｖref1が、ｉが奇数の時にはＶ
ref2−Ｖref1の−２(i-3)/2 倍に、またｉが偶数の時に
はＶref2−Ｖref1の２(i-2)/2 倍となるように設定し
て、ディジタル信号のｂi ビットで基準電位Ｖref2i の
接続を制御し、ディジタル信号ｂi ビットで基準電位Ｖ
ref(2i+1)の接続を制御することにより、Ｖref1に対し
てプラス・マイナス両側の出力を得るように変形しても
良い。
【００３４】さらに、入力するディジタル信号が２の補
数表現の場合、例えば図２の実施例に対して図１２に示
す第１２実施例のように基準電位Ｖrefn+1−Ｖref1が、
Ｖrefn−Ｖref1の−１倍となるようにし、ディジタル信
号の最上位ビットｂ2kで接続が制御される基準電位とし
て用いればＶref1に対してプラス・マイナス両側の出力
を得る。図示はしないが図３に対しても同様である。図
１の場合は、基準電位ＶrefnをＶrefn−Ｖref1＝−（Ｖ
refn-1−Ｖref1）となるように設定すれば良い。図４の
第４実施例の場合も同様である。また、図５の第５実施
例に対しては、図１３に示す第１３実施例のように基準
電位Ｖrefn+1をＶrefn+1−Ｖref1＝−（Ｖrefn-1−Ｖre
f1）となるように設定し、下位ビットと上位ビットの切
換え信号ＭＬにより下位ビット側が選ばれた時にはスイ
ッチＳＷS によりＶrefnを選択し、切換え信号ＭＬによ
り上位ビット側が選ばれた時にはスイッチＳＷS により
Ｖrefn+1を選択するようにすれば良い。
数表現の場合、例えば図２の実施例に対して図１２に示
す第１２実施例のように基準電位Ｖrefn+1−Ｖref1が、
Ｖrefn−Ｖref1の−１倍となるようにし、ディジタル信
号の最上位ビットｂ2kで接続が制御される基準電位とし
て用いればＶref1に対してプラス・マイナス両側の出力
を得る。図示はしないが図３に対しても同様である。図
１の場合は、基準電位ＶrefnをＶrefn−Ｖref1＝−（Ｖ
refn-1−Ｖref1）となるように設定すれば良い。図４の
第４実施例の場合も同様である。また、図５の第５実施
例に対しては、図１３に示す第１３実施例のように基準
電位Ｖrefn+1をＶrefn+1−Ｖref1＝−（Ｖrefn-1−Ｖre
f1）となるように設定し、下位ビットと上位ビットの切
換え信号ＭＬにより下位ビット側が選ばれた時にはスイ
ッチＳＷS によりＶrefnを選択し、切換え信号ＭＬによ
り上位ビット側が選ばれた時にはスイッチＳＷS により
Ｖrefn+1を選択するようにすれば良い。
【００３５】入力が２の補数で表現されるディジタル信
号で、極性反転信号ＩＮＶで出力の極性を制御する機能
を追加することも容易である。２の補数表現のディジタ
ル信号の極性反転は、ディジタル信号の各ビットｂi を
反転し、これに最下位ビットに１を加算することで成さ
れる。例えば、図１の第１実施例の場合、まず前述のよ
うに基準電位ＶrefnをＶrefn−Ｖref1＝−（Ｖrefn-1−
Ｖref1）となるように設定したが、図１４（ａ）に示す
第１４実施例のように極性反転信号ＩＮＶによりｂi ，
／ｂi を切換える極性反転手段１７と、最下位ビットで
基準電位との接続が制御されるキャパシタアレイの容量
Ｃ1 と等しい容量値を持ち極性反転信号ＩＮＶにより基
準電位Ｖref1への接続が制御される容量Ｃa とを追加
し、また、この容量Ｃa をキャパシタアレイの各容量Ｃ
i と同時にリセットするためのスイッチＳＷRINVをリセ
ット手段１４に追加することにより第１実施例と同様の
基準電位を実現できる。この極性反転手段１７は、図１
５に示す第１５実施例のようにＸＯＲとインバータ回路
を用いても実現できる。図１３の第１３実施例へ適用し
た第１６実施例を図１６に示す。図１６において、極性
反転手段１７は、例えばディジタル信号の上位ビットと
下位ビットの切換えスイッチ手段１５の後にすることに
より、極性反転手段１７の回路規模を半減できる。ま
た、極性反転信号ＩＮＶにより、極性反転時に行なう最
下位ビットへの１の加算は、極性反転信号ＩＮＶと上位
ビットと下位ビットの切換え信号ＭＬを入力し、下位ビ
ットが選択され且つ極性反転時に加算信号を発生する加
算信号発生手段１８で制御すれば良い。
号で、極性反転信号ＩＮＶで出力の極性を制御する機能
を追加することも容易である。２の補数表現のディジタ
ル信号の極性反転は、ディジタル信号の各ビットｂi を
反転し、これに最下位ビットに１を加算することで成さ
れる。例えば、図１の第１実施例の場合、まず前述のよ
うに基準電位ＶrefnをＶrefn−Ｖref1＝−（Ｖrefn-1−
Ｖref1）となるように設定したが、図１４（ａ）に示す
第１４実施例のように極性反転信号ＩＮＶによりｂi ，
／ｂi を切換える極性反転手段１７と、最下位ビットで
基準電位との接続が制御されるキャパシタアレイの容量
Ｃ1 と等しい容量値を持ち極性反転信号ＩＮＶにより基
準電位Ｖref1への接続が制御される容量Ｃa とを追加
し、また、この容量Ｃa をキャパシタアレイの各容量Ｃ
i と同時にリセットするためのスイッチＳＷRINVをリセ
ット手段１４に追加することにより第１実施例と同様の
基準電位を実現できる。この極性反転手段１７は、図１
５に示す第１５実施例のようにＸＯＲとインバータ回路
を用いても実現できる。図１３の第１３実施例へ適用し
た第１６実施例を図１６に示す。図１６において、極性
反転手段１７は、例えばディジタル信号の上位ビットと
下位ビットの切換えスイッチ手段１５の後にすることに
より、極性反転手段１７の回路規模を半減できる。ま
た、極性反転信号ＩＮＶにより、極性反転時に行なう最
下位ビットへの１の加算は、極性反転信号ＩＮＶと上位
ビットと下位ビットの切換え信号ＭＬを入力し、下位ビ
ットが選択され且つ極性反転時に加算信号を発生する加
算信号発生手段１８で制御すれば良い。
【００３６】以上説明してきた本発明の容量列形ＤＡ変
換回路は、従来のキャパシタアレイを用いたＤＡ変換回
路より、必要なキャパシタアレイの容量の総和が少な
く、ＩＣ化に際して小さなチップ面積で実現できるの
で、ＤＡ変換回路を多く必要とする液晶ディスプレイ駆
動回路のＩＣ化などに有用である。図１７に液晶ディス
プレイ装置の構成を示す。液晶ディスプレイ装置は、液
晶ディスプレイ５と、走査線選択回路８と、走査線選択
回路８で選択された走査線上の液晶セル６に、蓄積した
一走査線分の画像データを各々転送する液晶ディスプレ
イ駆動回路７より構成される。図１８に液晶ディスプレ
イ駆動回路の構成を、また、図１９に、制御信号のタイ
ミングを示す。動作を簡単に説明すると、まず、シフト
レジスタ手段２０により、有効画像データ期間のスター
トを表すパルスＳＴＨを転送しラッチ手段２１の各ラッ
チにおける画像信号Ｒ，Ｇ，Ｂのラッチタイミングを与
える。水平ブランキング期間において、リセット信号Ｒ
esetによりＤＡ変換手段２３の各ＤＡ変換回路をリセッ
トするとともにデータ転送パルスＨにより一水平期間の
画像データをラッチ手段２１からラッチ手段２２に転送
し、ＤＡ変換手段２３のリセット期間終了後ラッチ手段
に保持されている画像データをＤＡ変換手段２３でディ
ジタルからアナログに変換して出力するものである。Ｄ
Ａ変換手段の駆動能力が低い時は、ラッチ手段２４を介
して出力すれば良い。また、図２０に示すように、スイ
ッチ手段２５を介してイネーブル信号ＥＮによりＤＡ変
換手段２３の出力が安定した後出力するようにしても良
い。
換回路は、従来のキャパシタアレイを用いたＤＡ変換回
路より、必要なキャパシタアレイの容量の総和が少な
く、ＩＣ化に際して小さなチップ面積で実現できるの
で、ＤＡ変換回路を多く必要とする液晶ディスプレイ駆
動回路のＩＣ化などに有用である。図１７に液晶ディス
プレイ装置の構成を示す。液晶ディスプレイ装置は、液
晶ディスプレイ５と、走査線選択回路８と、走査線選択
回路８で選択された走査線上の液晶セル６に、蓄積した
一走査線分の画像データを各々転送する液晶ディスプレ
イ駆動回路７より構成される。図１８に液晶ディスプレ
イ駆動回路の構成を、また、図１９に、制御信号のタイ
ミングを示す。動作を簡単に説明すると、まず、シフト
レジスタ手段２０により、有効画像データ期間のスター
トを表すパルスＳＴＨを転送しラッチ手段２１の各ラッ
チにおける画像信号Ｒ，Ｇ，Ｂのラッチタイミングを与
える。水平ブランキング期間において、リセット信号Ｒ
esetによりＤＡ変換手段２３の各ＤＡ変換回路をリセッ
トするとともにデータ転送パルスＨにより一水平期間の
画像データをラッチ手段２１からラッチ手段２２に転送
し、ＤＡ変換手段２３のリセット期間終了後ラッチ手段
に保持されている画像データをＤＡ変換手段２３でディ
ジタルからアナログに変換して出力するものである。Ｄ
Ａ変換手段の駆動能力が低い時は、ラッチ手段２４を介
して出力すれば良い。また、図２０に示すように、スイ
ッチ手段２５を介してイネーブル信号ＥＮによりＤＡ変
換手段２３の出力が安定した後出力するようにしても良
い。
【００３７】
【発明の効果】以上説明したように、この発明に係る容
量列形ＤＡ変換回路は、従来のキャパシタアレイを用い
たＤＡ変換回路よりもキャパシタアレイの容量の総和を
小さくすることができるので、ＩＣ化した場合により少
ないチップ面積で実現することができる。これにより、
例えば液晶ディスプレイ駆動ＩＣなど１チップのＩＣ中
に複数個のＤＡ変換回路を内蔵する用途に最適である。
量列形ＤＡ変換回路は、従来のキャパシタアレイを用い
たＤＡ変換回路よりもキャパシタアレイの容量の総和を
小さくすることができるので、ＩＣ化した場合により少
ないチップ面積で実現することができる。これにより、
例えば液晶ディスプレイ駆動ＩＣなど１チップのＩＣ中
に複数個のＤＡ変換回路を内蔵する用途に最適である。
【図１】本発明のＤＡ変換回路の第１実施例の回路を示
す図。
す図。
【図２】本発明のＤＡ変換回路の第２実施例の回路を示
す図。
す図。
【図３】本発明のＤＡ変換回路の第３実施例の回路の変
形例を示す図。
形例を示す図。
【図４】本発明のＤＡ変換回路の第４実施例の回路の別
の変形例を示す図。
の変形例を示す図。
【図５】本発明のＤＡ変換回路の第５実施例の回路を示
す図。
す図。
【図６】図１の実施例の回路の変形例としての第６実施
例の回路を示す図。
例の回路を示す図。
【図７】図２の実施例の回路の変形例としての第７実施
例の回路を示す図。
例の回路を示す図。
【図８】図３の実施例の回路の変形例としての第８実施
例の回路を示す図。
例の回路を示す図。
【図９】図４の実施例の回路の変形例としての第９実施
例の回路を示す図。
例の回路を示す図。
【図１０】図１の実施例でリセット手段と基準電位選択
手段を兼ねた第１０実施例の回路を示す図。
手段を兼ねた第１０実施例の回路を示す図。
【図１１】図１の実施例において出力電位範囲を拡大し
た変形例としての第１１実施例の回路を示す図。
た変形例としての第１１実施例の回路を示す図。
【図１２】入力するデジタル信号が２の補数表現の時の
図２の実施例の変形例としての第１２実施例の回路を示
す図。
図２の実施例の変形例としての第１２実施例の回路を示
す図。
【図１３】入力するデジタル信号が２の補数表現の時の
図５の実施例の変形例としての第１３実施例の回路を示
す図。
図５の実施例の変形例としての第１３実施例の回路を示
す図。
【図１４】入力するデジタル信号が２の補数表現の時に
第１の実施例に極性反転機能を追加した第１４実施例の
回路を示す図。
第１の実施例に極性反転機能を追加した第１４実施例の
回路を示す図。
【図１５】極性反転手段の具体例としての第１５実施例
の回路を示す図。
の回路を示す図。
【図１６】入力するデジタル信号が２の補数表現の時に
第１３実施例に極性反転機能を追加した第１６実施例の
回路を示す図。
第１３実施例に極性反転機能を追加した第１６実施例の
回路を示す図。
【図１７】液晶ディスプレイ装置の構成を示す図。
【図１８】液晶ディスプレイ装置の駆動回路に本発明の
ＤＡ変換回路を適用した例を示す回路図。
ＤＡ変換回路を適用した例を示す回路図。
【図１９】図１８の実施例の信号および制御信号のタイ
ミングを示す図。
ミングを示す図。
【図２０】液晶ディスプレイ装置の駆動回路に本発明の
ＤＡ変換回路を適用した別の例を示す回路図。
ＤＡ変換回路を適用した別の例を示す回路図。
【図２１】キャパシタアレイを１段用いた従来のＤＡ変
換回路を示す図。
換回路を示す図。
【図２２】キャパシタアレイを２段用いた従来のＤＡ変
換回路を示す図。
換回路を示す図。
【図２３】入力デジタル信号の制御回路の一例を示す
図。
図。
１０ 積分手段 １１ 第１のキャパシタアレイ １２ 第２のキャパシタアレイ １３ リセット手段 １４ 基準電位選択手段 １５ デジタル信号の上位ビットと下位ビットの切換ス
イッチ手段 １６ 伝達制御手段 １７ 極性反転手段 １８ 加算信号発生手段 ２０ シフトレジスター手段 ２１ ラッチ手段 ２２ ラッチ手段 ２３ ＤＡ変換回路
イッチ手段 １６ 伝達制御手段 １７ 極性反転手段 １８ 加算信号発生手段 ２０ シフトレジスター手段 ２１ ラッチ手段 ２２ ラッチ手段 ２３ ＤＡ変換回路
Claims (4)
- 【請求項１】多数の容量を夫々の一端で共通接続したキ
ャパシタアレイと、このキャパシタアレイの共通接続側
に接続されて夫々の容量から電荷を積分すると共にこの
積分された電荷をリセット信号によりリセットする積分
手段と、を少なくとも有する容量列形ＤＡ変換回路にお
いて、 所定の関係及び異なる値を有する複数種類の基準電位を
前記キャパシタアレイの個々の容量へ夫々供給する基準
電位供給手段と、 前記キャパシタアレイの他端と前記基準電位供給手段と
の間に接続されて前記リセット信号により前記キャパシ
タアレイのそれぞれの容量をリセットするリセット手段
と、 前記リセット手段を介して前記キャパシタアレイの他端
に接続されて入力される複数ビットのディジタル信号に
より複数種類の前記基準電位の中から最適なものを選択
する基準電位選択手段と、 を備えたことを特徴とする容量列形ＤＡ変換回路。 - 【請求項２】夫々の一端が共通接続された前記キャパシ
タアレイの多数の容量は、実質的に略々等しい容量値を
有していることを特徴とする請求項１に記載の容量列形
ＤＡ変換回路。 - 【請求項３】ｎ種類の基準電位において第ｉ（ｎ≧ｉ≧
３）の基準電位と第１の基準電位の差電圧の絶対値が第
２の基準電位と第１の基準電位の差電圧の絶対値の２j
（ｎ−２≧ｊ≧１）倍の関係を持つｎ（ｎ≧３）種類の
基準電位と、入力された電荷を転送する電荷転送用容量
と、前記電荷転送用容量の出力が入力され第１のリセッ
ト信号により積分した電荷をリセットすることのできる
積分手段と、共通接続された一端が前記積分手段の入力
に接続されるｋ（ｋ≧２）個の容量よりなる第１のキャ
パシタアレイと、共通接続された一端が前記電荷転送用
容量の入力および電荷分配容量に接続されるｍ（ｍ≧
２）個の容量よりなる第２のキャパシタアレイと、第１
および第２のキャパシタアレイの容量および前記電荷転
送用容量および電荷分配用容量を前記第１のリセット信
号によりリセットするリセット手段と、前記第１のキャ
パシタアレイの各々の容量の他端は入力するｋ＋ｍビッ
トのディジタル信号の上位ｋビットにより前記第ａの基
準電位と第ｂ（ｂ≠ａ）の基準電位のどちらかに選択的
に接続し、前記第２のキャパシタアレイの各々の容量の
他端は入力するｋ＋ｍビットのディジタル信号の下位ｍ
ビットにより前記第ｃの基準電位と第ｄ（ｃ≠ｄ）の基
準電位のどちらかに選択的に接続する基準電位選択手段
と、で構成されることを特徴とする請求項１に記載の容
量列形ＤＡ変換回路。 - 【請求項４】ｎ種類の基準電位において第ｉ（ｎ≧ｉ≧
３）の基準電位と第１の基準電位の差電圧の絶対値が第
２の基準電位と第１の基準電位の差電圧の絶対値の２j
（ｎ−２≧ｊ≧１）倍の関係を持つｎ（ｎ≧３）種類の
基準電位と、入力された電荷を転送する電荷転送用容量
と、前記電荷転送用容量をバイパスする経路をビット選
択信号により形成するバイパス手段と、前記電荷転送用
容量の出力が入力され第１のリセット信号により積分し
た電荷をリセットすることのできる積分手段と、共通接
続された一端が前記電荷転送用容量の入力および電荷分
配用容量に接続されるｋ（ｋ≧２）個の容量よりなるキ
ャパシタアレイと、前記キャパシタアレイの容量および
前記電荷転送用容量および電荷分配用容量を第２のリセ
ット信号によりリセットするリセット手段と、前記ビッ
ト選択信号により入力する２ｋビットのディジタル信号
の上位ｋビットと下位ｋビットを選択するスイッチ手段
と、前記キャパシタアレイの各々の容量の他端は前記ス
イッチ手段により選択されたｋビットのディジタル信号
により異なる２つの基準電位のうちのどちらかに選択的
に接続する基準電位選択手段と、で構成されることを特
徴とする請求項１に記載の容量列形ＤＡ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946793A JPH06268522A (ja) | 1993-03-10 | 1993-03-10 | 容量列形ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946793A JPH06268522A (ja) | 1993-03-10 | 1993-03-10 | 容量列形ｄａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268522A true JPH06268522A (ja) | 1994-09-22 |
Family
ID=12831950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4946793A Pending JPH06268522A (ja) | 1993-03-10 | 1993-03-10 | 容量列形ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268522A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029548A1 (fr) * | 1996-02-09 | 1997-08-14 | Seiko Epson Corporation | Dispositif generateur de potentiel |
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| US6380917B2 (en) | 1997-04-18 | 2002-04-30 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
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-
1993
- 1993-03-10 JP JP4946793A patent/JPH06268522A/ja active Pending
Cited By (14)
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