JPH0772822A - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
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- JPH0772822A JPH0772822A JP21864493A JP21864493A JPH0772822A JP H0772822 A JPH0772822 A JP H0772822A JP 21864493 A JP21864493 A JP 21864493A JP 21864493 A JP21864493 A JP 21864493A JP H0772822 A JPH0772822 A JP H0772822A
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Abstract
(57)【要約】
【目的】 回路素子数の増大を抑え、精度の高い多階調
表示を実現する液晶表示装置の駆動回路を提供する。 【構成】 サンプリングメモリ１０１およびホールドメ
モリ１０２は入力された画像データを記憶する。ハイ側
基準電源選択回路１０４は記憶された画像データに応じ
て外部基準電源をＤ／Ａコンバータのハイ側基準電源に
接続する。ロー側基準電源選択回路１０５は記憶された
画像データに応じて外部基準電源をＤ／Ａコンバータの
ロー側基準電源に接続する。Ｄ／Ａコンバータ選択制御
回路１０３は記憶された画像データに応じてＤ／Ａコン
バータ１０６のアナログスイッチの制御入力に印加する
信号を出力する。Ｄ／Ａコンバータ１０６は容量値の等
しい複数個のコンデンサに電荷を分配する動作を繰り返
すことにより表示の階調に対応した出力電圧を出力す
る。
表示を実現する液晶表示装置の駆動回路を提供する。 【構成】 サンプリングメモリ１０１およびホールドメ
モリ１０２は入力された画像データを記憶する。ハイ側
基準電源選択回路１０４は記憶された画像データに応じ
て外部基準電源をＤ／Ａコンバータのハイ側基準電源に
接続する。ロー側基準電源選択回路１０５は記憶された
画像データに応じて外部基準電源をＤ／Ａコンバータの
ロー側基準電源に接続する。Ｄ／Ａコンバータ選択制御
回路１０３は記憶された画像データに応じてＤ／Ａコン
バータ１０６のアナログスイッチの制御入力に印加する
信号を出力する。Ｄ／Ａコンバータ１０６は容量値の等
しい複数個のコンデンサに電荷を分配する動作を繰り返
すことにより表示の階調に対応した出力電圧を出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置の駆動回路
に関し、特にデジタル画像信号が与えられ、そのデジタ
ル値に対応した階調表示を行う液晶表示装置の駆動回路
に関する。
に関し、特にデジタル画像信号が与えられ、そのデジタ
ル値に対応した階調表示を行う液晶表示装置の駆動回路
に関する。
【０００２】
【従来の技術】従来、デジタル画像信号が与えられ、そ
のデジタル値に対応した階調表示を行う液晶表示装置の
駆動回路が知られている。
のデジタル値に対応した階調表示を行う液晶表示装置の
駆動回路が知られている。
【０００３】画像信号がデジタルデータで与えられる場
合の液晶表示装置の駆動回路を図９に示す。また図９中
のデータメモリ及び選択制御回路部分を具体的に示した
のが図１１である。
合の液晶表示装置の駆動回路を図９に示す。また図９中
のデータメモリ及び選択制御回路部分を具体的に示した
のが図１１である。
【０００４】図９に示した駆動回路は、デジタル画像デ
ータをシフトするシフトレジスタ９０１、データサンプ
リング信号ＴSMPnに同期して画像データ信号Ｄ０〜Ｄ３
を取り込み記憶するデータメモリ９０２、画像データ信
号Ｄ０〜Ｄ３をデコードしその値に対応した１６種の外
部基準電源Ｖ０〜Ｖ１５のいずれか一つを出力回路に出
力するデコーダ９０３、及び、デコーダの出力を受けて
出力Ｏ１〜Ｏｎを出力する出力回路から構成される。
ータをシフトするシフトレジスタ９０１、データサンプ
リング信号ＴSMPnに同期して画像データ信号Ｄ０〜Ｄ３
を取り込み記憶するデータメモリ９０２、画像データ信
号Ｄ０〜Ｄ３をデコードしその値に対応した１６種の外
部基準電源Ｖ０〜Ｖ１５のいずれか一つを出力回路に出
力するデコーダ９０３、及び、デコーダの出力を受けて
出力Ｏ１〜Ｏｎを出力する出力回路から構成される。
【０００５】図１１を用いて図９中のデータメモリ及び
選択制御回路部分をより具体的に説明する。データメモ
リは、液晶表示装置の第ｎ番目の絵素に対応するサンプ
リング信号ＴSMPnに同期して、画像データ信号Ｄ０ 〜
Ｄ３を記憶するサンプリングメモリ１１０１、及び、出
力イネーブル信号ＯＥによってサンプリングメモリ１１
０１の出力を取り込むホールドメモリ１１０２からな
る。選択制御回路部分は、ホールドメモリ１１０２の出
力に従って制御信号Ｓ０〜Ｓ１５のいずれか１つを選択
するデコーダ１１０３、及び、制御入力Ｓ０〜Ｓ１５を
有しそれぞれ基準電源Ｖ０〜Ｖ１５を出力Ｏｎに接続す
るそれぞれのアナログスイッチ１１０４〜１１１９から
なる。
選択制御回路部分をより具体的に説明する。データメモ
リは、液晶表示装置の第ｎ番目の絵素に対応するサンプ
リング信号ＴSMPnに同期して、画像データ信号Ｄ０ 〜
Ｄ３を記憶するサンプリングメモリ１１０１、及び、出
力イネーブル信号ＯＥによってサンプリングメモリ１１
０１の出力を取り込むホールドメモリ１１０２からな
る。選択制御回路部分は、ホールドメモリ１１０２の出
力に従って制御信号Ｓ０〜Ｓ１５のいずれか１つを選択
するデコーダ１１０３、及び、制御入力Ｓ０〜Ｓ１５を
有しそれぞれ基準電源Ｖ０〜Ｖ１５を出力Ｏｎに接続す
るそれぞれのアナログスイッチ１１０４〜１１１９から
なる。
【０００６】この駆動回路は次のように動作する。画像
データ信号Ｄ０ 〜Ｄ３ は、液晶表示装置の第ｎ番目の
絵素に対応するサンプリング信号ＴSMPnに同期してサン
プリングメモリに記憶される。そして１水平期間のサン
プリング終了後、出力イネーブル信号ＯＥによってサン
プリングメモリに記憶された画像データは、ホールドメ
モリに取り込まれると共にデコーダに出力される。デコ
ーダは、この４ビットの画像データＤ0 〜Ｄ3 をデコー
ドし、その値（０〜１５）に応じてアナログスイッチの
いずれか１個を導通として、１６種の外部基準電源Ｖ０
〜Ｖ１５のいずれかを出力Ｏn に出力する。
データ信号Ｄ０ 〜Ｄ３ は、液晶表示装置の第ｎ番目の
絵素に対応するサンプリング信号ＴSMPnに同期してサン
プリングメモリに記憶される。そして１水平期間のサン
プリング終了後、出力イネーブル信号ＯＥによってサン
プリングメモリに記憶された画像データは、ホールドメ
モリに取り込まれると共にデコーダに出力される。デコ
ーダは、この４ビットの画像データＤ0 〜Ｄ3 をデコー
ドし、その値（０〜１５）に応じてアナログスイッチの
いずれか１個を導通として、１６種の外部基準電源Ｖ０
〜Ｖ１５のいずれかを出力Ｏn に出力する。
【０００７】以上の例は、画像データが４ビット即ち１
６階調の場合であるが、階調数と同数の基準電源を外部
より与え、またそれと同数のアナログスイッチを各出力
に持たせる必要があるため、多階調化には限界がある。
そこで図１０に示したように、記憶した画像データをＤ
／Ａコンバータ１００３によってアナログ電圧に変換し
出力する方式が提案されている。この駆動回路の場合、
階調数を増加しても、前記図９及び図１１の従来例のよ
うに回路規模が極端に増大することは無い。
６階調の場合であるが、階調数と同数の基準電源を外部
より与え、またそれと同数のアナログスイッチを各出力
に持たせる必要があるため、多階調化には限界がある。
そこで図１０に示したように、記憶した画像データをＤ
／Ａコンバータ１００３によってアナログ電圧に変換し
出力する方式が提案されている。この駆動回路の場合、
階調数を増加しても、前記図９及び図１１の従来例のよ
うに回路規模が極端に増大することは無い。
【０００８】図１０のＤ／Ａコンバータ１００３にはい
くつかの回路方式があるが液晶駆動回路に用いられるＤ
／Ａコンバータとしては、動作速度は遅くてもよいが高
精度で高集積化が容易なものが要求される。そこで図１
２に示したように電荷再分配方式のＤ／Ａコンバータを
用いることが提案されている。
くつかの回路方式があるが液晶駆動回路に用いられるＤ
／Ａコンバータとしては、動作速度は遅くてもよいが高
精度で高集積化が容易なものが要求される。そこで図１
２に示したように電荷再分配方式のＤ／Ａコンバータを
用いることが提案されている。
【０００９】このＤ／Ａコンバータの回路構成を説明す
る。コンデンサＣ1の一端は、制御入力Ｓ1を有するアナ
ログスイッチ１２０１を介してハイ側電源ＶHに接続さ
れ、制御入力Ｓ2を有するアナログスイッチ１２０２を
介してロー側電源ＶLに接続されている。コンデンサＣ1
の他端は、制御入力Ｓ9を有するアナログスイッチ１２
０９の一端に接続されている。
る。コンデンサＣ1の一端は、制御入力Ｓ1を有するアナ
ログスイッチ１２０１を介してハイ側電源ＶHに接続さ
れ、制御入力Ｓ2を有するアナログスイッチ１２０２を
介してロー側電源ＶLに接続されている。コンデンサＣ1
の他端は、制御入力Ｓ9を有するアナログスイッチ１２
０９の一端に接続されている。
【００１０】コンデンサＣ2の一端は、制御入力Ｓ3を有
するアナログスイッチ１２０３を介してハイ側電源ＶH
に接続され、制御入力Ｓ4を有するアナログスイッチ１
２０４を介してロー側電源ＶLに接続されている。コン
デンサＣ2の他端は、アナログスイッチ１２０９の一端
に接続されている。
するアナログスイッチ１２０３を介してハイ側電源ＶH
に接続され、制御入力Ｓ4を有するアナログスイッチ１
２０４を介してロー側電源ＶLに接続されている。コン
デンサＣ2の他端は、アナログスイッチ１２０９の一端
に接続されている。
【００１１】コンデンサＣ3の一端は、制御入力Ｓ5を有
するアナログスイッチ１２０５を介してハイ側電源ＶH
に接続され、制御入力Ｓ6を有するアナログスイッチ１
２０６を介してロー側電源ＶLに接続されている。コン
デンサＣ3の他端は、アナログスイッチ１２０９の一端
に接続されている。
するアナログスイッチ１２０５を介してハイ側電源ＶH
に接続され、制御入力Ｓ6を有するアナログスイッチ１
２０６を介してロー側電源ＶLに接続されている。コン
デンサＣ3の他端は、アナログスイッチ１２０９の一端
に接続されている。
【００１２】コンデンサＣ4の一端は、制御入力Ｓ7を有
するアナログスイッチ１２０７を介してハイ側電源ＶH
に接続され、制御入力Ｓ8を有するアナログスイッチ１
２０８を介してロー側電源ＶLに接続されている。コン
デンサＣ4の他端は、アナログスイッチ１２０９の一端
に接続されている。
するアナログスイッチ１２０７を介してハイ側電源ＶH
に接続され、制御入力Ｓ8を有するアナログスイッチ１
２０８を介してロー側電源ＶLに接続されている。コン
デンサＣ4の他端は、アナログスイッチ１２０９の一端
に接続されている。
【００１３】コンデンサＣ1の容量を基準の容量Ｃ0とす
ると、Ｃ2の容量は２Ｃ0、Ｃ３の容量は４Ｃ0、Ｃ4の容
量は８Ｃ0である。
ると、Ｃ2の容量は２Ｃ0、Ｃ３の容量は４Ｃ0、Ｃ4の容
量は８Ｃ0である。
【００１４】アナログスイッチ１２０９の一端は、制御
入力Ｓ10を有するアナログスイッチ１２１０を介してロ
ー側電源ＶLに接続されている。アナログスイッチ１２
０９の他端は制御入力Ｓ11を有するアナログスイッチ１
２１１を介してロー側電源ＶLに接続されている。アナ
ログスイッチ１２０９の他端は制御入力Ｓ12を有するア
ナログスイッチ１２１２を介してオペアンプ１２１３の
出力ＯＳに接続されている。コンデンサＣ5の一端はア
ナログスイッチ１２０９の他端に接続され、コンデンサ
Ｃ5の他端はオペアンプ１２１３の出力ＯＳに接続され
ている。アナログスイッチ１２０９の他端はオペアンプ
１２１３の反転入力に接続されている。オペアンプ１２
１３の非反転入力にはロー側電源ＶLが接続されてい
る。尚、アナログスイッチ１２０１〜１２１２はいずれ
も制御入力が論理ハイ（Ｈ）にて閉（オン）とされ、論
理ロー（Ｌ）にて開（オフ）とされる。
入力Ｓ10を有するアナログスイッチ１２１０を介してロ
ー側電源ＶLに接続されている。アナログスイッチ１２
０９の他端は制御入力Ｓ11を有するアナログスイッチ１
２１１を介してロー側電源ＶLに接続されている。アナ
ログスイッチ１２０９の他端は制御入力Ｓ12を有するア
ナログスイッチ１２１２を介してオペアンプ１２１３の
出力ＯＳに接続されている。コンデンサＣ5の一端はア
ナログスイッチ１２０９の他端に接続され、コンデンサ
Ｃ5の他端はオペアンプ１２１３の出力ＯＳに接続され
ている。アナログスイッチ１２０９の他端はオペアンプ
１２１３の反転入力に接続されている。オペアンプ１２
１３の非反転入力にはロー側電源ＶLが接続されてい
る。尚、アナログスイッチ１２０１〜１２１２はいずれ
も制御入力が論理ハイ（Ｈ）にて閉（オン）とされ、論
理ロー（Ｌ）にて開（オフ）とされる。
【００１５】このＤ／Ａコンバータは次のように動作す
る。まず、アナログスイッチの制御入力Ｓ2 ，Ｓ4 ，Ｓ
6 ，Ｓ8 ，Ｓ10，Ｓ11，Ｓ12を”Ｈ”としてコンデンサ
Ｃ1〜Ｃ5 の電荷を放電する。次に画像データＤ0 〜Ｄ3
の各ビットに対応させてコンデンサＣ1 〜Ｃ4 に電荷
を充電する。即ち、アナログスイッチの制御入力Ｓ10を
オンし、コンデンサＣ1 〜Ｃ4 の一端をロー側電源ＶL
レベルにしておき、各画像データが“１”であれば、コ
ンデンサＣ1 〜Ｃ4 の他端がハイ側電源ＶHに接続され
るようアナログスイッチの制御入力Ｓ1 ，Ｓ3 ，Ｓ5 ，
Ｓ7 を”Ｈ”とする。次にアナログスイッチの制御入力
Ｓ1 ，Ｓ3 ，Ｓ5 ，Ｓ7 ，Ｓ10，Ｓ11，Ｓ12を”Ｌ”と
し、アナログスイッチの制御入力Ｓ2 ，Ｓ4 ，Ｓ6 ，Ｓ
8 ，Ｓ9を”Ｈ”とすることによりコンデンサＣ1 ，Ｃ2
，Ｃ3 ，Ｃ4 に蓄積された電荷はコンデンサＣ5 に転
送される。即ち、図１２のＤ／Ａコンバータの出力ＯＳ
の電圧ＶOSは、 ＶOS＝（Ｄ0 ・Ｃ0 ＋Ｄ1 ・２Ｃ0 ＋Ｄ2 ・４Ｃ0 ＋Ｄ
3 ・８Ｃ0）／１６Ｃ0 （ＶH −ＶL ） で表わされる。例えば画像データが（Ｄ0 ，Ｄ1 ，Ｄ2
，Ｄ3 ）＝（１，１，０，１）とすると、Ｄ／Ａコン
バータの出力ＯＳの電圧ＶOS＝１１／１６（ＶH −ＶL
）となる。このように画像データの値に応じてＤ／Ａ
コンバータの出力ＯＳの電圧ＶOSは、０／１６（ＶH −
ＶL ）〜１５／１６（ＶH −ＶL ）までの１６階調の電
圧レベルを出力する。
る。まず、アナログスイッチの制御入力Ｓ2 ，Ｓ4 ，Ｓ
6 ，Ｓ8 ，Ｓ10，Ｓ11，Ｓ12を”Ｈ”としてコンデンサ
Ｃ1〜Ｃ5 の電荷を放電する。次に画像データＤ0 〜Ｄ3
の各ビットに対応させてコンデンサＣ1 〜Ｃ4 に電荷
を充電する。即ち、アナログスイッチの制御入力Ｓ10を
オンし、コンデンサＣ1 〜Ｃ4 の一端をロー側電源ＶL
レベルにしておき、各画像データが“１”であれば、コ
ンデンサＣ1 〜Ｃ4 の他端がハイ側電源ＶHに接続され
るようアナログスイッチの制御入力Ｓ1 ，Ｓ3 ，Ｓ5 ，
Ｓ7 を”Ｈ”とする。次にアナログスイッチの制御入力
Ｓ1 ，Ｓ3 ，Ｓ5 ，Ｓ7 ，Ｓ10，Ｓ11，Ｓ12を”Ｌ”と
し、アナログスイッチの制御入力Ｓ2 ，Ｓ4 ，Ｓ6 ，Ｓ
8 ，Ｓ9を”Ｈ”とすることによりコンデンサＣ1 ，Ｃ2
，Ｃ3 ，Ｃ4 に蓄積された電荷はコンデンサＣ5 に転
送される。即ち、図１２のＤ／Ａコンバータの出力ＯＳ
の電圧ＶOSは、 ＶOS＝（Ｄ0 ・Ｃ0 ＋Ｄ1 ・２Ｃ0 ＋Ｄ2 ・４Ｃ0 ＋Ｄ
3 ・８Ｃ0）／１６Ｃ0 （ＶH −ＶL ） で表わされる。例えば画像データが（Ｄ0 ，Ｄ1 ，Ｄ2
，Ｄ3 ）＝（１，１，０，１）とすると、Ｄ／Ａコン
バータの出力ＯＳの電圧ＶOS＝１１／１６（ＶH −ＶL
）となる。このように画像データの値に応じてＤ／Ａ
コンバータの出力ＯＳの電圧ＶOSは、０／１６（ＶH −
ＶL ）〜１５／１６（ＶH −ＶL ）までの１６階調の電
圧レベルを出力する。
【００１６】
Ｉ．従来例図９、図１１の場合 １）前述のように、階調数と同数の基準電圧を外部から
与える必要があるため、多階調化には限界がある。フル
カラー表示を実現するためには画像データとしてＲ，
Ｇ，Ｂ各々８ビット即ち２8 ＝２５６階調が必要とされ
ているが、基準電圧源を２５６本設けることは、回路規
模が膨大となり現実的には困難である。
与える必要があるため、多階調化には限界がある。フル
カラー表示を実現するためには画像データとしてＲ，
Ｇ，Ｂ各々８ビット即ち２8 ＝２５６階調が必要とされ
ているが、基準電圧源を２５６本設けることは、回路規
模が膨大となり現実的には困難である。
【００１７】２）各出力に外部から与えられた基準電圧
を選択するためのスイッチを設ける必要があり、上記
１）同様、２５６階調の場合には、各出力毎に２５６個
のアナログスイッチが必要となり、回路素子数が膨大な
ものとなってしまう。
を選択するためのスイッチを設ける必要があり、上記
１）同様、２５６階調の場合には、各出力毎に２５６個
のアナログスイッチが必要となり、回路素子数が膨大な
ものとなってしまう。
【００１８】ＩＩ．従来例図１０、図１２の場合 １）上記Ｉのように、基準電圧源、アナログスイッチの
増加は抑えられるが、（画像データ数＋１）個のコンデ
ンサが必要であり、しかもこれらは画像データに対応し
た重み付けをする必要がある。従って図９のように画像
データが４ビット、１６階調の場合は容量Ｃ0 ，２Ｃ0
，４Ｃ0 ，８Ｃ0 ，１６Ｃ0 の５個のコンデンサで実
現できるが、多階調化に伴い回路素子数が増大する。例
えば画像データが８ビット、２５６階調の場合、容量Ｃ
0 ，２Ｃ0 ，４Ｃ0 ，８Ｃ0 ，１６Ｃ0 ，３２Ｃ0 ，６
４Ｃ0 ，１２８Ｃ0 ，２５６Ｃ0 と９個のコンデンサが
必要となり回路素子数は膨大なものとなる。
増加は抑えられるが、（画像データ数＋１）個のコンデ
ンサが必要であり、しかもこれらは画像データに対応し
た重み付けをする必要がある。従って図９のように画像
データが４ビット、１６階調の場合は容量Ｃ0 ，２Ｃ0
，４Ｃ0 ，８Ｃ0 ，１６Ｃ0 の５個のコンデンサで実
現できるが、多階調化に伴い回路素子数が増大する。例
えば画像データが８ビット、２５６階調の場合、容量Ｃ
0 ，２Ｃ0 ，４Ｃ0 ，８Ｃ0 ，１６Ｃ0 ，３２Ｃ0 ，６
４Ｃ0 ，１２８Ｃ0 ，２５６Ｃ0 と９個のコンデンサが
必要となり回路素子数は膨大なものとなる。
【００１９】２）またコンデンサに重み付けが必要であ
り、２５６階調の場合、１対２５６の容量比を持たせる
必要がある。これらを集積回路にて実現する場合、寄生
容量の影響を抑えるために最小単位のコンデンサはある
程度の大きさ（０．１〜１ｐＦ程度）以上とする必要が
あるため、集積回路パターンの増大を招く。また、コン
デンサに重み付けが必要である限り、パターン設計上の
誤差を完全に消し去ることは不可能である。
り、２５６階調の場合、１対２５６の容量比を持たせる
必要がある。これらを集積回路にて実現する場合、寄生
容量の影響を抑えるために最小単位のコンデンサはある
程度の大きさ（０．１〜１ｐＦ程度）以上とする必要が
あるため、集積回路パターンの増大を招く。また、コン
デンサに重み付けが必要である限り、パターン設計上の
誤差を完全に消し去ることは不可能である。
【００２０】本発明は以上の問題点を解決し、回路素子
数の増大を抑え、精度の高い多階調表示を実現する液晶
表示装置の駆動回路を提供することを目的とする。
数の増大を抑え、精度の高い多階調表示を実現する液晶
表示装置の駆動回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】第１の発明による液晶表
示装置の駆動回路は、入力されたデジタル画像データを
記憶する手段と、記憶したデジタル画像データをアナロ
グ電圧に変換するＤ／Ａコンバータと、該アナログ電圧
を階調表示信号として出力する手段とを備え、該Ｄ／Ａ
コンバータが容量値の等しい複数個のコンデンサ、信号
を増幅するオペアンプ及び前記複数個のコンデンサ間で
の電荷の移動を制御するスイッチ回路によって構成され
ることを特徴とする。
示装置の駆動回路は、入力されたデジタル画像データを
記憶する手段と、記憶したデジタル画像データをアナロ
グ電圧に変換するＤ／Ａコンバータと、該アナログ電圧
を階調表示信号として出力する手段とを備え、該Ｄ／Ａ
コンバータが容量値の等しい複数個のコンデンサ、信号
を増幅するオペアンプ及び前記複数個のコンデンサ間で
の電荷の移動を制御するスイッチ回路によって構成され
ることを特徴とする。
【００２２】また、前記Ｄ／Ａコンバータは、容量値の
等しい複数個のコンデンサに電荷を分配する動作を繰り
返すことにより表示の階調に対応した出力電圧を出力し
てもよい。
等しい複数個のコンデンサに電荷を分配する動作を繰り
返すことにより表示の階調に対応した出力電圧を出力し
てもよい。
【００２３】第２の発明による液晶表示装置の駆動回路
は、入力されたデジタル画像データを記憶する手段と、
外部より入力されるかもしくは内部で発生させた基準電
圧源と、前記記憶したデジタル画像データに応じて、該
基準電圧源の中からいずれか１つのレベルを選択し出力
する手段と、各基準電圧間の中間レベルのアナログ電圧
を補間して出力するＤ／Ａコンバータと、該アナログ電
圧を階調表示信号として出力する手段とを備えたことを
特徴とする。
は、入力されたデジタル画像データを記憶する手段と、
外部より入力されるかもしくは内部で発生させた基準電
圧源と、前記記憶したデジタル画像データに応じて、該
基準電圧源の中からいずれか１つのレベルを選択し出力
する手段と、各基準電圧間の中間レベルのアナログ電圧
を補間して出力するＤ／Ａコンバータと、該アナログ電
圧を階調表示信号として出力する手段とを備えたことを
特徴とする。
【００２４】また、前記記憶したデジタル画像データに
応じて、Ｄ／Ａコンバータの基準電圧源を外部より入力
されるかもしくは内部で発生させた複数の基準電圧源の
中から選択して切り換える手段を備えてもよい。
応じて、Ｄ／Ａコンバータの基準電圧源を外部より入力
されるかもしくは内部で発生させた複数の基準電圧源の
中から選択して切り換える手段を備えてもよい。
【００２５】また、該Ｄ／Ａコンバータが容量値の等し
い複数個のコンデンサとオペアンプ及びスイッチ回路に
よって構成されてもよい。
い複数個のコンデンサとオペアンプ及びスイッチ回路に
よって構成されてもよい。
【００２６】また、前記Ｄ／Ａコンバータは、容量値の
等しい複数個のコンデンサに電荷を分配する動作を繰り
返すことにより表示の階調に対応した出力電圧を出力し
てもよい。
等しい複数個のコンデンサに電荷を分配する動作を繰り
返すことにより表示の階調に対応した出力電圧を出力し
てもよい。
【００２７】また、前記Ｄ／Ａコンバータの出力電圧
が、最も高い電圧の基準電源に対しては正極性の方向に
出力され、最も低い電圧の基準電源に対しては負極性の
方向に出力されるようにＤ／Ａコンバータが構成されて
もよい。
が、最も高い電圧の基準電源に対しては正極性の方向に
出力され、最も低い電圧の基準電源に対しては負極性の
方向に出力されるようにＤ／Ａコンバータが構成されて
もよい。
【００２８】
【作用】第１の発明によれば、入力されたデジタル画像
データは記憶される。次に、Ｄ／Ａコンバータは記憶し
たデジタル画像データに応じて、容量値の等しい複数個
のコンデンサに電荷を分配する動作を繰り返すことによ
り表示の階調に対応した出力電圧を出力する。
データは記憶される。次に、Ｄ／Ａコンバータは記憶し
たデジタル画像データに応じて、容量値の等しい複数個
のコンデンサに電荷を分配する動作を繰り返すことによ
り表示の階調に対応した出力電圧を出力する。
【００２９】第２の発明によれば、入力されたデジタル
画像データは記憶される。記憶したデジタル画像データ
に応じて、基準電圧源の中からいずれか一つのレベルを
選択し出力する。Ｄ／Ａコンバータは基準電圧間の中間
レベルのアナログ電圧を補間して出力する。アナログ電
圧は階調表示信号として出力される。
画像データは記憶される。記憶したデジタル画像データ
に応じて、基準電圧源の中からいずれか一つのレベルを
選択し出力する。Ｄ／Ａコンバータは基準電圧間の中間
レベルのアナログ電圧を補間して出力する。アナログ電
圧は階調表示信号として出力される。
【００３０】
【実施例】以下、図面に従って本発明の実施例を説明す
る。
る。
【００３１】図１は本発明の一実施例を示す駆動回路で
ある。図２及び図３は図１のＤ／Ａコンバータの回路構
成例である。図５は、図１、図２、図３のオペアンプの
回路構成例である。図６は、本発明の駆動回路のブロッ
ク図である。そして、図７、図８は本発明の駆動回路の
動作の一例を示すタイミングチャートである。
ある。図２及び図３は図１のＤ／Ａコンバータの回路構
成例である。図５は、図１、図２、図３のオペアンプの
回路構成例である。図６は、本発明の駆動回路のブロッ
ク図である。そして、図７、図８は本発明の駆動回路の
動作の一例を示すタイミングチャートである。
【００３２】本実施例では、画像データが６ビット即
ち、６４階調の場合について説明を行う。図６に示すよ
うにデータメモリ９０２が画像データ信号Ｄ0 〜Ｄ5 を
記憶し、これに対応した６４階調の電圧レベルを５本の
基準電圧源Ｖ0 〜Ｖ4 と選択制御回路６０２及びＤ／Ａ
コンバータ６０１によって出力するものとする。図６の
１出力分について具体的に示したものが図１である。
ち、６４階調の場合について説明を行う。図６に示すよ
うにデータメモリ９０２が画像データ信号Ｄ0 〜Ｄ5 を
記憶し、これに対応した６４階調の電圧レベルを５本の
基準電圧源Ｖ0 〜Ｖ4 と選択制御回路６０２及びＤ／Ａ
コンバータ６０１によって出力するものとする。図６の
１出力分について具体的に示したものが図１である。
【００３３】図１（ａ）に示された液晶表示装置の駆動
回路は、画像データ信号Ｄ0 〜Ｄ５を記憶するサンプリ
ングメモリ１０１、サンプリングメモリ１０１に記憶さ
れた画像データを取り込むホールドメモリ１０２、画像
データＤ４、Ｄ5に応じてＤ／Ａコンバータ１０６のハ
イ側基準電源ＶHを選択するハイ側基準電源選択回路１
０４、ハイ側基準電源選択回路１０４の出力に対応し
て、外部基準電源Ｖ0〜Ｖ4のいずれか一つをＤ／Ａコン
バータ１０６のハイ側基準電源ＶHに接続するアナログ
スイッチＳＨ0〜ＳＨ4、画像データＤ4、Ｄ5に応じてＤ
／Ａコンバータ１０６のロー側基準電源ＶLを選択する
ロー側基準電源選択回路１０５、ロー側基準電源選択回
路１０５の出力に対応して、外部基準電源Ｖ0〜Ｖ4のい
ずれか一つをＤ／Ａコンバータ１０６のロー側基準電源
ＶLに接続するアナログスイッチＳＬ0〜ＳＬ4、Ｄ／Ａ
コンバータ１０６のアナログスイッチのオンオフを制御
する信号Ｓ1〜Ｓ6を画像データ信号Ｄ0〜Ｄ3とクロック
信号ＣＫから生成するＤ／Ａコンバータ選択制御回路１
０３、画像データの下位４ビットＤ0〜Ｄ3に対応した１
６階調の電圧レベルを出力するＤ／Ａコンバータ１０
６、Ｄ／Ａコンバータ１０６の出力ＯＳを増幅するオペ
アンプ１０７から構成される。サンプリングメモリ１０
１とホールドメモリ１０２は、図１（ｂ）に示すＤフリ
ップフロップ１０８で構成されている。アナログスイッ
チは図１（ｃ）に示すようにＣＭＯＳ転送ゲート１１０
とインバータ１１１から構成される。
回路は、画像データ信号Ｄ0 〜Ｄ５を記憶するサンプリ
ングメモリ１０１、サンプリングメモリ１０１に記憶さ
れた画像データを取り込むホールドメモリ１０２、画像
データＤ４、Ｄ5に応じてＤ／Ａコンバータ１０６のハ
イ側基準電源ＶHを選択するハイ側基準電源選択回路１
０４、ハイ側基準電源選択回路１０４の出力に対応し
て、外部基準電源Ｖ0〜Ｖ4のいずれか一つをＤ／Ａコン
バータ１０６のハイ側基準電源ＶHに接続するアナログ
スイッチＳＨ0〜ＳＨ4、画像データＤ4、Ｄ5に応じてＤ
／Ａコンバータ１０６のロー側基準電源ＶLを選択する
ロー側基準電源選択回路１０５、ロー側基準電源選択回
路１０５の出力に対応して、外部基準電源Ｖ0〜Ｖ4のい
ずれか一つをＤ／Ａコンバータ１０６のロー側基準電源
ＶLに接続するアナログスイッチＳＬ0〜ＳＬ4、Ｄ／Ａ
コンバータ１０６のアナログスイッチのオンオフを制御
する信号Ｓ1〜Ｓ6を画像データ信号Ｄ0〜Ｄ3とクロック
信号ＣＫから生成するＤ／Ａコンバータ選択制御回路１
０３、画像データの下位４ビットＤ0〜Ｄ3に対応した１
６階調の電圧レベルを出力するＤ／Ａコンバータ１０
６、Ｄ／Ａコンバータ１０６の出力ＯＳを増幅するオペ
アンプ１０７から構成される。サンプリングメモリ１０
１とホールドメモリ１０２は、図１（ｂ）に示すＤフリ
ップフロップ１０８で構成されている。アナログスイッ
チは図１（ｃ）に示すようにＣＭＯＳ転送ゲート１１０
とインバータ１１１から構成される。
【００３４】図１のＤ／Ａコンバータ１０６の回路構成
例を図２に示す。図２のＤ／Ａコンバータは、等しい容
量値（集積回路上では０．１〜１ｐＦ程度）を持った３
個のコンデンサＣ1 ，Ｃ2 ，Ｃ3 とオペアンプ１０７及
び６個のアナログスイッチ（２０１〜２０６）によって
構成される。そして、これらのアナログスイッチのオン
オフを制御する信号Ｓ1 〜Ｓ6 は、画像データ信号Ｄ0
〜Ｄ3 とクロック信号ＣＫにより、図１のＤ／Ａコンバ
ータ選択制御回路によって生成される。ハイ側基準電源
ＶHは制御入力Ｓ1を有するアナログスイッチ２０１を介
してコンデンサＣ1の一端に接続されている。コンデン
サＣ1の他端はロー側基準電源に接続されている。コン
デンサＣ１の一端は制御入力Ｓ2を有するアナログスイ
ッチ２０２を介してコンデンサＣ２の一端に接続されて
いる。コンデンサＣ1の他端は制御入力Ｓ3を有するアナ
ログスイッチ２０３を介してコンデンサＣ2の他端に接
続されている。コンデンサＣ２の一端は制御入力Ｓ4を
有するアナログスイッチ２０４を介してロー側基準電源
ＶLに接続されている。コンデンサＣ2の他端は制御入力
Ｓ5を有するアナログスイッチ２０５を介してオペアン
プ１０７の反転入力に接続されている。オペアンプ１０
７の出力ＯＳは制御入力Ｓ6を有するアナログスイッチ
２０６を介してオペアンプ１０７の反転入力に接続され
ている。オペアンプ１０７の出力ＯＳはコンデンサＣ3
の一端に接続されている。コンデンサＣ3の他端はオペ
アンプ１０７の反転入力に接続されている。オペアンプ
１０７の非反転入力にはロー側基準電源ＶLが接続され
ている。
例を図２に示す。図２のＤ／Ａコンバータは、等しい容
量値（集積回路上では０．１〜１ｐＦ程度）を持った３
個のコンデンサＣ1 ，Ｃ2 ，Ｃ3 とオペアンプ１０７及
び６個のアナログスイッチ（２０１〜２０６）によって
構成される。そして、これらのアナログスイッチのオン
オフを制御する信号Ｓ1 〜Ｓ6 は、画像データ信号Ｄ0
〜Ｄ3 とクロック信号ＣＫにより、図１のＤ／Ａコンバ
ータ選択制御回路によって生成される。ハイ側基準電源
ＶHは制御入力Ｓ1を有するアナログスイッチ２０１を介
してコンデンサＣ1の一端に接続されている。コンデン
サＣ1の他端はロー側基準電源に接続されている。コン
デンサＣ１の一端は制御入力Ｓ2を有するアナログスイ
ッチ２０２を介してコンデンサＣ２の一端に接続されて
いる。コンデンサＣ1の他端は制御入力Ｓ3を有するアナ
ログスイッチ２０３を介してコンデンサＣ2の他端に接
続されている。コンデンサＣ２の一端は制御入力Ｓ4を
有するアナログスイッチ２０４を介してロー側基準電源
ＶLに接続されている。コンデンサＣ2の他端は制御入力
Ｓ5を有するアナログスイッチ２０５を介してオペアン
プ１０７の反転入力に接続されている。オペアンプ１０
７の出力ＯＳは制御入力Ｓ6を有するアナログスイッチ
２０６を介してオペアンプ１０７の反転入力に接続され
ている。オペアンプ１０７の出力ＯＳはコンデンサＣ3
の一端に接続されている。コンデンサＣ3の他端はオペ
アンプ１０７の反転入力に接続されている。オペアンプ
１０７の非反転入力にはロー側基準電源ＶLが接続され
ている。
【００３５】図５にオペアンプ１０７の回路図を示す。
ＰチャネルＭＯＳトランジスタ５０１のドレインは電源
Ｖｃｃに接続されている。ＰチャネルＭＯＳトランジス
タ５０１のソースはＰチャネルＭＯＳトランジスタ５０
１のゲートに接続されている。ＰチャネルＭＯＳトラン
ジスタ５０２のドレインは電源Ｖｃｃに接続されてい
る。ＰチャネルＭＯＳトランジスタ５０２のゲートはＰ
チャネルＭＯＳトランジスタ５０１のソースに接続され
ている。Ｐチャネルトランジスタ５０１のソースはＰチ
ャネルＭＯＳトランジスタ５０３のドレインに接続され
ている。非反転入力はＰチャネルＭＯＳトランジスタ５
０３のゲートに接続されている。ＰチャネルＭＯＳトラ
ンジスタ５０３のソースはＮチャネルＭＯＳトランジス
タ５０５のドレインに接続されている。ＰチャネルＭＯ
Ｓトランジスタ５０２のソースはＮチャネルＭＯＳトラ
ンジスタ５０４のドレインに接続されている。反転入力
はＮチャネルＭＯＳトランジスタ５０４のゲートに接続
されている。ＮチャネルＭＯＳトランジスタ５０４のソ
ースはＮチャネルＭＯＳトランジスタ５０５のドレイン
に接続されている。ＮチャネルＭＯＳトランジスタ５０
５のゲートはバイアス電圧Ｖｂに接続されている。Ｎチ
ャネルＭＯＳトランジスタ５０５のソースはアースに接
続されている。ＮチャネルＭＯＳトランジスタ５０６の
ドレインは電源Ｖｃｃに接続されている。ＮチャネルＭ
ＯＳトランジスタ５０６のゲートはＰチャネルＭＯＳト
ランジスタ５０２のソースに接続されている。Ｎチャネ
ルＭＯＳトランジスタ５０６のソースは出力ＯＡに接続
されている。ＮチャネルＭＯＳトランジスタ５０７のド
レインは出力ＯＡに接続されている。ＮチャネルＭＯＳ
トランジスタ５０７のゲートはバイアス電圧Ｖｂに接続
されている。ＮチャネルＭＯＳトランジスタ５０７のソ
ースはアースに接続されている。
ＰチャネルＭＯＳトランジスタ５０１のドレインは電源
Ｖｃｃに接続されている。ＰチャネルＭＯＳトランジス
タ５０１のソースはＰチャネルＭＯＳトランジスタ５０
１のゲートに接続されている。ＰチャネルＭＯＳトラン
ジスタ５０２のドレインは電源Ｖｃｃに接続されてい
る。ＰチャネルＭＯＳトランジスタ５０２のゲートはＰ
チャネルＭＯＳトランジスタ５０１のソースに接続され
ている。Ｐチャネルトランジスタ５０１のソースはＰチ
ャネルＭＯＳトランジスタ５０３のドレインに接続され
ている。非反転入力はＰチャネルＭＯＳトランジスタ５
０３のゲートに接続されている。ＰチャネルＭＯＳトラ
ンジスタ５０３のソースはＮチャネルＭＯＳトランジス
タ５０５のドレインに接続されている。ＰチャネルＭＯ
Ｓトランジスタ５０２のソースはＮチャネルＭＯＳトラ
ンジスタ５０４のドレインに接続されている。反転入力
はＮチャネルＭＯＳトランジスタ５０４のゲートに接続
されている。ＮチャネルＭＯＳトランジスタ５０４のソ
ースはＮチャネルＭＯＳトランジスタ５０５のドレイン
に接続されている。ＮチャネルＭＯＳトランジスタ５０
５のゲートはバイアス電圧Ｖｂに接続されている。Ｎチ
ャネルＭＯＳトランジスタ５０５のソースはアースに接
続されている。ＮチャネルＭＯＳトランジスタ５０６の
ドレインは電源Ｖｃｃに接続されている。ＮチャネルＭ
ＯＳトランジスタ５０６のゲートはＰチャネルＭＯＳト
ランジスタ５０２のソースに接続されている。Ｎチャネ
ルＭＯＳトランジスタ５０６のソースは出力ＯＡに接続
されている。ＮチャネルＭＯＳトランジスタ５０７のド
レインは出力ＯＡに接続されている。ＮチャネルＭＯＳ
トランジスタ５０７のゲートはバイアス電圧Ｖｂに接続
されている。ＮチャネルＭＯＳトランジスタ５０７のソ
ースはアースに接続されている。
【００３６】上記した構成にて成る液晶表示装置の駆動
回路は以下のように動作する。
回路は以下のように動作する。
【００３７】画像データ信号Ｄ0 〜Ｄ5は液晶表示装置
の第ｎ番目の絵素に対応したサンプリング信号ＴSMPnに
よってサンプリングメモリ１０１に記憶される。そして
１水平期間のサンプリング終了後、出力イネーブル信号
ＯＥによってサンプリングメモリ１０１に記憶された画
像データは、ホールドメモリ１０２に取込まれると共
に、ハイ側基準電源選択回路１０４、ロー側基準電源選
択回路及１０５びＤ／Ａコンバータ選択制御回路１０３
に出力される。まず、画像データ６ビットのうち、上位
の２ビットに対応して、ハイ側基準電源選択回路の出力
信号Ｈ0 〜Ｈ4 によってアナログスイッチＳＨ0 〜ＳＨ
4 のいずれか１つをオンさせることにより、Ｄ／Ａコン
バータ１０６のハイ側基準電源ＶH を基準電源Ｖ0 〜Ｖ
4 のいずれかと接続する。同様にロー側基準電源ＶL に
ついても、ロー側基準電源選択回路の出力信号Ｌ0 〜Ｌ
4 信号によってアナログスイッチＳＬ0 〜ＳＬ4 のいず
れか一つをオンさせることにより基準電源Ｖ0 〜Ｖ4 の
いずれかと接続する。画像データの上位２ビットＤ4 ，
Ｄ5 とＶH ，ＶL に接続される基準電源の対応例を表１
に示す。
の第ｎ番目の絵素に対応したサンプリング信号ＴSMPnに
よってサンプリングメモリ１０１に記憶される。そして
１水平期間のサンプリング終了後、出力イネーブル信号
ＯＥによってサンプリングメモリ１０１に記憶された画
像データは、ホールドメモリ１０２に取込まれると共
に、ハイ側基準電源選択回路１０４、ロー側基準電源選
択回路及１０５びＤ／Ａコンバータ選択制御回路１０３
に出力される。まず、画像データ６ビットのうち、上位
の２ビットに対応して、ハイ側基準電源選択回路の出力
信号Ｈ0 〜Ｈ4 によってアナログスイッチＳＨ0 〜ＳＨ
4 のいずれか１つをオンさせることにより、Ｄ／Ａコン
バータ１０６のハイ側基準電源ＶH を基準電源Ｖ0 〜Ｖ
4 のいずれかと接続する。同様にロー側基準電源ＶL に
ついても、ロー側基準電源選択回路の出力信号Ｌ0 〜Ｌ
4 信号によってアナログスイッチＳＬ0 〜ＳＬ4 のいず
れか一つをオンさせることにより基準電源Ｖ0 〜Ｖ4 の
いずれかと接続する。画像データの上位２ビットＤ4 ，
Ｄ5 とＶH ，ＶL に接続される基準電源の対応例を表１
に示す。
【００３８】
【表１】
【００３９】次に画像データの下位４ビットＤ0 〜Ｄ3
に対応した１６階調の電圧レベルをＤ／Ａコンバータ１
０６により、ＶH −ＶL 間の中間レベルとして出力す
る。この動作について、図１のＤ／Ａコンバータ１０６
に図２の回路を使用した場合のタイミングチャートの一
例が図７である。
に対応した１６階調の電圧レベルをＤ／Ａコンバータ１
０６により、ＶH −ＶL 間の中間レベルとして出力す
る。この動作について、図１のＤ／Ａコンバータ１０６
に図２の回路を使用した場合のタイミングチャートの一
例が図７である。
【００４０】以下、図７のタイミングチャートに従っ
て、画像データの下位４ビット（Ｄ0，Ｄ1 ，Ｄ2 ，Ｄ3
）＝（１，１，０，１）の場合を例に動作を説明す
る。
て、画像データの下位４ビット（Ｄ0，Ｄ1 ，Ｄ2 ，Ｄ3
）＝（１，１，０，１）の場合を例に動作を説明す
る。
【００４１】（１）出力イネーブル信号ＯＥがアクティ
ブ（この場合“Ｈ”とする）となり、前述の例のように
表１に従って、Ｄ／Ａコンバータの基準電源ＶH ，ＶL
が基準電源Ｖ0 〜Ｖ4 のいずれかと接続される。同時に
アナログスイッチの制御入力Ｓ1 ，Ｓ3 ，Ｓ4 ，Ｓ5 ，
Ｓ6 を“Ｈ”、アナログスイッチの制御入力Ｓ2 を
“Ｌ”とする。これらの信号に接続されたアナログスイ
ッチは、“Ｈ”でオン、“Ｌ”でオフするものとし、コ
ンデンサＣ1 には、ＶH −ＶL （＝ＶR ，但しＶH＞ＶL
とする）の電圧レベルを充電し、コンデンサＣ2 ，Ｃ3
は放電しておく。
ブ（この場合“Ｈ”とする）となり、前述の例のように
表１に従って、Ｄ／Ａコンバータの基準電源ＶH ，ＶL
が基準電源Ｖ0 〜Ｖ4 のいずれかと接続される。同時に
アナログスイッチの制御入力Ｓ1 ，Ｓ3 ，Ｓ4 ，Ｓ5 ，
Ｓ6 を“Ｈ”、アナログスイッチの制御入力Ｓ2 を
“Ｌ”とする。これらの信号に接続されたアナログスイ
ッチは、“Ｈ”でオン、“Ｌ”でオフするものとし、コ
ンデンサＣ1 には、ＶH −ＶL （＝ＶR ，但しＶH＞ＶL
とする）の電圧レベルを充電し、コンデンサＣ2 ，Ｃ3
は放電しておく。
【００４２】（２）次に、アナログスイッチの制御入力
Ｓ1 ，Ｓ4 ，Ｓ5 ，Ｓ6 を“Ｌ”にした後、アナログス
イッチの制御入力Ｓ2 を“Ｈ”にすることにより、コン
デンサＣ1 に充電された電荷をコンデンサＣ2 に分配す
る。コンデンサＣ1 とコンデンサＣ2 は等容量であるか
らコンデンサＣ1 ，Ｃ2 の電圧レベルは、ロー側基準電
源ＶL を基準として、１／２ＶR となる。
Ｓ1 ，Ｓ4 ，Ｓ5 ，Ｓ6 を“Ｌ”にした後、アナログス
イッチの制御入力Ｓ2 を“Ｈ”にすることにより、コン
デンサＣ1 に充電された電荷をコンデンサＣ2 に分配す
る。コンデンサＣ1 とコンデンサＣ2 は等容量であるか
らコンデンサＣ1 ，Ｃ2 の電圧レベルは、ロー側基準電
源ＶL を基準として、１／２ＶR となる。
【００４３】（３）次にアナログスイッチの制御入力Ｓ
2 ，Ｓ3 を“Ｌ”とした後、アナログスイッチの制御入
力Ｓ4 を“Ｈ”とし、コンデンサＣ2 の正電荷側の一端
をオペアンプの非反転入力と接続する。このとき、画像
データＤ3 に対応してアナログスイッチの制御入力Ｓ5
に接続されたアナログスイッチのオンオフを制御する。
Ｄ3 が０ならばオフ、１ならばオンとする。本例ではＤ
3 ＝１であるので、アナログスイッチの制御入力Ｓ5 を
“Ｈ”とすることにより、コンデンサＣ2 の負電荷側を
オペアンプの反転入力と接続する。オペアンプの両入力
は同電位となる（イマジナリショート）ので、コンデン
サＣ2 の電荷がコンデンサＣ3 に転送され、Ｄ／Ａコン
バータの出力ＯＳの電圧レベルＶOSは、ＶL ＋１／２Ｖ
R となる。
2 ，Ｓ3 を“Ｌ”とした後、アナログスイッチの制御入
力Ｓ4 を“Ｈ”とし、コンデンサＣ2 の正電荷側の一端
をオペアンプの非反転入力と接続する。このとき、画像
データＤ3 に対応してアナログスイッチの制御入力Ｓ5
に接続されたアナログスイッチのオンオフを制御する。
Ｄ3 が０ならばオフ、１ならばオンとする。本例ではＤ
3 ＝１であるので、アナログスイッチの制御入力Ｓ5 を
“Ｈ”とすることにより、コンデンサＣ2 の負電荷側を
オペアンプの反転入力と接続する。オペアンプの両入力
は同電位となる（イマジナリショート）ので、コンデン
サＣ2 の電荷がコンデンサＣ3 に転送され、Ｄ／Ａコン
バータの出力ＯＳの電圧レベルＶOSは、ＶL ＋１／２Ｖ
R となる。
【００４４】（４）次にアナログスイッチの制御入力Ｓ
5 を“Ｌ”とし、アナログスイッチの制御入力Ｓ4 を
“Ｈ”のままアナログスイッチの制御入力Ｓ3 をオンす
ることによりコンデンサＣ2 の電荷を放電させる。
5 を“Ｌ”とし、アナログスイッチの制御入力Ｓ4 を
“Ｈ”のままアナログスイッチの制御入力Ｓ3 をオンす
ることによりコンデンサＣ2 の電荷を放電させる。
【００４５】（５）（２）と同様にしてコンデンサＣ2
に１／４ＶR を充電する。
に１／４ＶR を充電する。
【００４６】（６）（３）と同様の処理を行う。但し、
本例ではＤ2 ＝０であるからアナログスイッチの制御入
力Ｓ5 は“Ｌ”のままとなり、コンデンサＣ2 の電荷は
コンデンサＣ3 に転送されない。従って、Ｄ／Ａコンバ
ータの出力ＯＳの電圧レベルＶOS＝ＶL ＋１／２ＶR を
保持する。
本例ではＤ2 ＝０であるからアナログスイッチの制御入
力Ｓ5 は“Ｌ”のままとなり、コンデンサＣ2 の電荷は
コンデンサＣ3 に転送されない。従って、Ｄ／Ａコンバ
ータの出力ＯＳの電圧レベルＶOS＝ＶL ＋１／２ＶR を
保持する。
【００４７】（７）（４）と同様にしてコンデンサＣ2
の電荷を放電させる。
の電荷を放電させる。
【００４８】（８）（２）と同様にしてコンデンサＣ2
に１／８ＶR を充電する。
に１／８ＶR を充電する。
【００４９】（９）（３）と同様の処理を行う。本例で
はＤ1 ＝１であるからアナログスイッチの制御入力Ｓ5
は“Ｈ”となりコンデンサＣ2 の電荷はコンデンサＣ3
に転送される。従ってＤ／Ａコンバータの出力ＯＳの電
圧レベルＶOS＝ＶL ＋１／２ＶR ＋１／８ＶR ＝ＶL ＋
５／８ＶR となる。
はＤ1 ＝１であるからアナログスイッチの制御入力Ｓ5
は“Ｈ”となりコンデンサＣ2 の電荷はコンデンサＣ3
に転送される。従ってＤ／Ａコンバータの出力ＯＳの電
圧レベルＶOS＝ＶL ＋１／２ＶR ＋１／８ＶR ＝ＶL ＋
５／８ＶR となる。
【００５０】（１０）（４）と同様にしてコンデンサＣ
2の電荷を放電させる。
2の電荷を放電させる。
【００５１】（１１）（２）と同様にしてコンデンサＣ
2に１／１６ＶRを充電する。
2に１／１６ＶRを充電する。
【００５２】（１２）（３）と同様の処理を行う。本例
ではＤ0＝１であるからアナログスイッチの制御入力Ｓ5
は”Ｈ”となりコンデンサＣ2の電荷はコンデンサＣ3に
転送される。従って、Ｄ／Ａコンバータの出力ＯＳの電
圧レベルＶOSには、（Ｄ0，Ｄ1 ，Ｄ2 ，Ｄ3 ）＝
（１，１，０，１）に対応した電圧レベルが出力され
る。即ち、Ｄ／Ａコンバータの出力ＯＳの電圧レベルＶ
OS＝ＶL ＋１／２ＶR ＋１／８ＶR ＋１／１６ＶR ＝Ｖ
L ＋１１／１６ＶR となる。画像データＤ0 〜Ｄ3とＶO
Sレベルの対応例を表２に示す。
ではＤ0＝１であるからアナログスイッチの制御入力Ｓ5
は”Ｈ”となりコンデンサＣ2の電荷はコンデンサＣ3に
転送される。従って、Ｄ／Ａコンバータの出力ＯＳの電
圧レベルＶOSには、（Ｄ0，Ｄ1 ，Ｄ2 ，Ｄ3 ）＝
（１，１，０，１）に対応した電圧レベルが出力され
る。即ち、Ｄ／Ａコンバータの出力ＯＳの電圧レベルＶ
OS＝ＶL ＋１／２ＶR ＋１／８ＶR ＋１／１６ＶR ＝Ｖ
L ＋１１／１６ＶR となる。画像データＤ0 〜Ｄ3とＶO
Sレベルの対応例を表２に示す。
【００５３】
【表２】
【００５４】以上の説明は、１６階調の場合について行
ったが、電荷の分配を更に繰り返すことにより、図２と
同一のＤ／Ａコンバータによりコンデンサ等の素子数を
増大させることなく多階調化が可能となる。
ったが、電荷の分配を更に繰り返すことにより、図２と
同一のＤ／Ａコンバータによりコンデンサ等の素子数を
増大させることなく多階調化が可能となる。
【００５５】また、以上の説明は、基準電源ＶH ＞ＶL
の場合について行ったが、基準電源ＶH ＜ＶL の場合も
同様である。
の場合について行ったが、基準電源ＶH ＜ＶL の場合も
同様である。
【００５６】次に、図１のＤ／Ａコンバータ１０６の他
の例を図３に示す。この場合、アナログスイッチは５個
で構成することが可能である。ハイ側基準電源ＶHは制
御入力Ｓ1を有するアナログスイッチ３０１を介してコ
ンデンサＣ1の一端に接続されている。コンデンサＣ1の
他端はロー側基準電源に接続されている。コンデンサＣ
１の一端は制御入力Ｓ2を有するアナログスイッチ３０
２を介してコンデンサＣ２の一端に接続されている。コ
ンデンサＣ２の一端は制御入力Ｓ4を有するアナログス
イッチ３０４を介してオペアンプ１０７の反転入力に接
続されている。コンデンサＣ2の一端は制御入力Ｓ3を有
するアナログスイッチ３０３を介してロー側基準電源Ｖ
Lに接続されている。コンデンサＣ2の他端はロー側基準
電源ＶLに接続されている。オペアンプ１０７の出力Ｏ
Ｓは制御入力Ｓ5を有するアナログスイッチ３０５を介
してオペアンプ１０７の反転入力に接続されている。オ
ペアンプ１０７の出力ＯＳはコンデンサＣ3の一端に接
続されている。コンデンサＣ3の他端はオペアンプ１０
７の反転入力に接続されている。オペアンプ１０７の非
反転入力にはロー側基準電源ＶLが接続されている。
の例を図３に示す。この場合、アナログスイッチは５個
で構成することが可能である。ハイ側基準電源ＶHは制
御入力Ｓ1を有するアナログスイッチ３０１を介してコ
ンデンサＣ1の一端に接続されている。コンデンサＣ1の
他端はロー側基準電源に接続されている。コンデンサＣ
１の一端は制御入力Ｓ2を有するアナログスイッチ３０
２を介してコンデンサＣ２の一端に接続されている。コ
ンデンサＣ２の一端は制御入力Ｓ4を有するアナログス
イッチ３０４を介してオペアンプ１０７の反転入力に接
続されている。コンデンサＣ2の一端は制御入力Ｓ3を有
するアナログスイッチ３０３を介してロー側基準電源Ｖ
Lに接続されている。コンデンサＣ2の他端はロー側基準
電源ＶLに接続されている。オペアンプ１０７の出力Ｏ
Ｓは制御入力Ｓ5を有するアナログスイッチ３０５を介
してオペアンプ１０７の反転入力に接続されている。オ
ペアンプ１０７の出力ＯＳはコンデンサＣ3の一端に接
続されている。コンデンサＣ3の他端はオペアンプ１０
７の反転入力に接続されている。オペアンプ１０７の非
反転入力にはロー側基準電源ＶLが接続されている。
【００５７】図３の回路例を用いた場合のタイミングチ
ャートを図８に示す。図３の回路例では、基準電源ＶH
＞ＶL とするとコンデンサＣ2の負電荷側の一端をオペ
アンプの非反転入力と接続して、Ｃ3 に電荷転送を行う
ためＶOSの電圧レベルは、図８に示すように、ＶL に対
して負極性となる。動作の説明については、図７と同様
であるので省略する。
ャートを図８に示す。図３の回路例では、基準電源ＶH
＞ＶL とするとコンデンサＣ2の負電荷側の一端をオペ
アンプの非反転入力と接続して、Ｃ3 に電荷転送を行う
ためＶOSの電圧レベルは、図８に示すように、ＶL に対
して負極性となる。動作の説明については、図７と同様
であるので省略する。
【００５８】図１のＤ／Ａコンバータ１０６の他の例を
図４に示す。ハイ側基準電源ＶHは制御入力Ｓ1を有する
アナログスイッチ４０１を介してコンデンサＣ1の一端
に接続されている。コンデンサＣ１の他端はロー側基準
電源ＶLに接続されている。コンデンサＣ1の一端は、制
御入力Ｓ2を有するアナログスイッチ４０２を介してコ
ンデンサＣ2の一端に接続されている。コンデンサＣ1の
他端は制御入力Ｓ3を有するアナログスイッチ４０３を
介してコンデンサＣ2の他端に接続されている。コンデ
ンサＣ2の一端は制御入力Ｓ4を有するアナログスイッチ
４０４を介してロー側基準電源ＶLに接続されている。
コンデンサＣ2の一端は、制御入力Ｓ5を有するアナログ
スイッチ４０５を介してオペアンプ１０７の反転入力に
接続されている。コンデンサＣ2の一端は、制御入力Ｓ
６を有するアナログスイッチ４０６を介してオペアンペ
１０７の非反転入力に接続されている。コンデンサＣ2
の他端は制御入力Ｓ7を有するアナログスイッチ４０７
を介してオペアンプ１０７の反転入力に接続されてい
る。オペアンプ１０７の出力ＯＳは制御入力Ｓ10を有す
るアナログスイッチ４１０を介してオペアンプ１０７の
反転入力に接続されている。オペアンプ１０７の出力Ｏ
ＳはコンデンサＣ3を介してオペアンプ１０７の反転入
力に接続されている。ハイ側基準電源ＶHは制御入力Ｓ8
を有するアナログスイッチ４０８を介してオペアンプ１
０７の非反転入力に接続されている。ロー側基準電源Ｖ
Lは制御入力Ｓ9を有するアナログスイッチ４０９を介し
てオペアンプ１０７の非反転入力に接続されている。
図４に示す。ハイ側基準電源ＶHは制御入力Ｓ1を有する
アナログスイッチ４０１を介してコンデンサＣ1の一端
に接続されている。コンデンサＣ１の他端はロー側基準
電源ＶLに接続されている。コンデンサＣ1の一端は、制
御入力Ｓ2を有するアナログスイッチ４０２を介してコ
ンデンサＣ2の一端に接続されている。コンデンサＣ1の
他端は制御入力Ｓ3を有するアナログスイッチ４０３を
介してコンデンサＣ2の他端に接続されている。コンデ
ンサＣ2の一端は制御入力Ｓ4を有するアナログスイッチ
４０４を介してロー側基準電源ＶLに接続されている。
コンデンサＣ2の一端は、制御入力Ｓ5を有するアナログ
スイッチ４０５を介してオペアンプ１０７の反転入力に
接続されている。コンデンサＣ2の一端は、制御入力Ｓ
６を有するアナログスイッチ４０６を介してオペアンペ
１０７の非反転入力に接続されている。コンデンサＣ2
の他端は制御入力Ｓ7を有するアナログスイッチ４０７
を介してオペアンプ１０７の反転入力に接続されてい
る。オペアンプ１０７の出力ＯＳは制御入力Ｓ10を有す
るアナログスイッチ４１０を介してオペアンプ１０７の
反転入力に接続されている。オペアンプ１０７の出力Ｏ
ＳはコンデンサＣ3を介してオペアンプ１０７の反転入
力に接続されている。ハイ側基準電源ＶHは制御入力Ｓ8
を有するアナログスイッチ４０８を介してオペアンプ１
０７の非反転入力に接続されている。ロー側基準電源Ｖ
Lは制御入力Ｓ9を有するアナログスイッチ４０９を介し
てオペアンプ１０７の非反転入力に接続されている。
【００５９】図４のＤ／Ａコンバータはアナログスイッ
チ４０１〜４１０により図２に示した回路機能または図
３に示した回路機能に切り換え可能になっている。動作
は図２または図３の場合と同じなので、動作説明は省略
する。
チ４０１〜４１０により図２に示した回路機能または図
３に示した回路機能に切り換え可能になっている。動作
は図２または図３の場合と同じなので、動作説明は省略
する。
【００６０】ここで、図１の駆動回路において、図２の
Ｄ／Ａコンバータと図３のＤ／Ａコンバータを併用して
用いるか、図４に示したように、アナログスイッチによ
って両者の回路が切換え可能な構成とし、図１の実施例
においてＤ／Ａコンバータの基準電源ＶH が最も高い基
準電圧に接続されたときは、オペアンプの非反転入力を
基準電源ＶH に接続し、オペアンプの出力電圧ＶOSが基
準電源ＶH を基準として正方向に出力されるようにす
る。また、Ｄ／Ａコンバータの基準電源ＶL が最も低い
基準電圧に接続されたときは、オペアンプの非反転入力
を基準電源ＶL に接続し、図３の回路例のように、オペ
アンプの出力電圧ＶOSが基準電源ＶL を基準として負方
向に出力されるようにする。これにより、多階調化した
場合の駆動回路の基準電圧源の増大を抑えることが可能
となる。例えば図１の実施例においては、基準電源Ｖ0
，Ｖ4 が不要となり、３本の外部基準電源によって同
一の機能を実現できる。
Ｄ／Ａコンバータと図３のＤ／Ａコンバータを併用して
用いるか、図４に示したように、アナログスイッチによ
って両者の回路が切換え可能な構成とし、図１の実施例
においてＤ／Ａコンバータの基準電源ＶH が最も高い基
準電圧に接続されたときは、オペアンプの非反転入力を
基準電源ＶH に接続し、オペアンプの出力電圧ＶOSが基
準電源ＶH を基準として正方向に出力されるようにす
る。また、Ｄ／Ａコンバータの基準電源ＶL が最も低い
基準電圧に接続されたときは、オペアンプの非反転入力
を基準電源ＶL に接続し、図３の回路例のように、オペ
アンプの出力電圧ＶOSが基準電源ＶL を基準として負方
向に出力されるようにする。これにより、多階調化した
場合の駆動回路の基準電圧源の増大を抑えることが可能
となる。例えば図１の実施例においては、基準電源Ｖ0
，Ｖ4 が不要となり、３本の外部基準電源によって同
一の機能を実現できる。
【００６１】以上の実施例では、２個の等容量コンデン
サに電荷を分配する場合にいついて述べたが、３個以上
の等容量コンデンサを用いることもできる。また、基準
電源Ｖ0 〜Ｖ4 は、外部より与えられる場合の他、抵抗
分割回路等により、駆動回路内部で発生させることも可
能であり、それらの一部を電源電圧と共通化することも
可能である。
サに電荷を分配する場合にいついて述べたが、３個以上
の等容量コンデンサを用いることもできる。また、基準
電源Ｖ0 〜Ｖ4 は、外部より与えられる場合の他、抵抗
分割回路等により、駆動回路内部で発生させることも可
能であり、それらの一部を電源電圧と共通化することも
可能である。
【００６２】本発明によると、デジタル画像データに対
応した階調表示を行う液晶駆動回路において、多階調化
に伴う回路素子数の増大を軽減することが可能となる。
特に図２〜図４に示したＤ／Ａコンバータを使用するこ
とによりコンデンサ、アナログスイッチの素子数を増大
させずに簡単なタイミング制御により多階調化が可能と
なり、精度良く集積化が可能である。図１の実施例に示
したように一般的に液晶駆動回路に用いるＤ／Ａコンバ
ータは、高速動作よりも高集積化が必要であり本発明は
これを実現可能とする。以上のように多階調化に極めて
有用である。
応した階調表示を行う液晶駆動回路において、多階調化
に伴う回路素子数の増大を軽減することが可能となる。
特に図２〜図４に示したＤ／Ａコンバータを使用するこ
とによりコンデンサ、アナログスイッチの素子数を増大
させずに簡単なタイミング制御により多階調化が可能と
なり、精度良く集積化が可能である。図１の実施例に示
したように一般的に液晶駆動回路に用いるＤ／Ａコンバ
ータは、高速動作よりも高集積化が必要であり本発明は
これを実現可能とする。以上のように多階調化に極めて
有用である。
【００６３】
【発明の効果】第１の発明による液晶表示装置の駆動回
路は、入力されたデジタル画像データを記憶する手段
と、記憶したデジタル画像データをアナログ電圧に変換
するＤ／Ａコンバータと、該アナログ電圧を階調表示信
号として出力する手段とを備え、該Ｄ／Ａコンバータが
容量値の等しい複数個のコンデンサ、信号を増幅するオ
ペアンプ及び前記複数個のコンデンサ間での電荷の移動
を制御するスイッチ回路によって構成されているので、
集積回路パターンの増大を抑えることが可能である。
路は、入力されたデジタル画像データを記憶する手段
と、記憶したデジタル画像データをアナログ電圧に変換
するＤ／Ａコンバータと、該アナログ電圧を階調表示信
号として出力する手段とを備え、該Ｄ／Ａコンバータが
容量値の等しい複数個のコンデンサ、信号を増幅するオ
ペアンプ及び前記複数個のコンデンサ間での電荷の移動
を制御するスイッチ回路によって構成されているので、
集積回路パターンの増大を抑えることが可能である。
【００６４】また、Ｄ／Ａコンバータは、容量値の等し
い複数個のコンデンサに電荷を分配する動作を繰り返す
ことにより表示の階調に対応した出力電圧を出力しても
よいので、回路素子数の増大を抑えることができる。
い複数個のコンデンサに電荷を分配する動作を繰り返す
ことにより表示の階調に対応した出力電圧を出力しても
よいので、回路素子数の増大を抑えることができる。
【００６５】第２の発明による液晶表示装置の駆動回路
は、入力されたデジタル画像データを記憶する手段と、
外部より入力されるかもしくは内部で発生させた基準電
圧源と、前記記憶したデジタル画像データに応じて、該
基準電圧源の中からいずれか１つのレベルを選択し出力
する手段と、各基準電圧間の中間レベルのアナログ電圧
を補間して出力するＤ／Ａコンバータと、該アナログ電
圧を階調表示信号として出力する手段とを備えているの
で、基準電圧源およびアナログスイッチの数の増大を抑
えることができる。
は、入力されたデジタル画像データを記憶する手段と、
外部より入力されるかもしくは内部で発生させた基準電
圧源と、前記記憶したデジタル画像データに応じて、該
基準電圧源の中からいずれか１つのレベルを選択し出力
する手段と、各基準電圧間の中間レベルのアナログ電圧
を補間して出力するＤ／Ａコンバータと、該アナログ電
圧を階調表示信号として出力する手段とを備えているの
で、基準電圧源およびアナログスイッチの数の増大を抑
えることができる。
【００６６】また、前記記憶したデジタル画像データに
応じて、Ｄ／Ａコンバータの基準電圧源を外部より入力
されるかもしくは内部で発生させた複数の基準電圧源の
中から選択して切り換える手段を備えているので、回路
素子数の増大を抑えることが可能となる。
応じて、Ｄ／Ａコンバータの基準電圧源を外部より入力
されるかもしくは内部で発生させた複数の基準電圧源の
中から選択して切り換える手段を備えているので、回路
素子数の増大を抑えることが可能となる。
【００６７】また、該Ｄ／Ａコンバータが容量値の等し
い複数個のコンデンサとオペアンプ及びスイッチ回路に
よって構成されてもよいので、回路素子数の増大を抑え
ることができる。
い複数個のコンデンサとオペアンプ及びスイッチ回路に
よって構成されてもよいので、回路素子数の増大を抑え
ることができる。
【００６８】また、前記Ｄ／Ａコンバータは、容量値の
等しい複数個のコンデンサに電荷を分配する動作を繰り
返すことにより表示の階調に対応した出力電圧を出力し
てもよいので、回路素子数の増大を抑えることができ
る。
等しい複数個のコンデンサに電荷を分配する動作を繰り
返すことにより表示の階調に対応した出力電圧を出力し
てもよいので、回路素子数の増大を抑えることができ
る。
【００６９】また、前記Ｄ／Ａコンバータの出力電圧
が、最も高い電圧の基準電源に対しては正極性の方向に
出力され、最も低い電圧の基準電源に対しては負極性の
方向に出力されるようにＤ／Ａコンバータが構成されて
もよいので、基準電圧源と回路素子数の増大を抑えるこ
とが可能となる。
が、最も高い電圧の基準電源に対しては正極性の方向に
出力され、最も低い電圧の基準電源に対しては負極性の
方向に出力されるようにＤ／Ａコンバータが構成されて
もよいので、基準電圧源と回路素子数の増大を抑えるこ
とが可能となる。
【図１】本発明の一実施例による駆動回路である。
【図２】図１の駆動回路に用いられるＤ／Ａコンバータ
の回路例である。
の回路例である。
【図３】図１の駆動回路に用いられるＤ／Ａコンバータ
の回路の他の例である。
の回路の他の例である。
【図４】図１の駆動回路に用いられるＤ／Ａコンバータ
の回路の他の例である。
の回路の他の例である。
【図５】図１〜図４に用いられるオペアンプの回路例で
ある。
ある。
【図６】本発明の一実施例による駆動回路のブロック図
である。
である。
【図７】図２のＤ／Ａコンバータの動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図８】図３のＤ／Ａコンバータの動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図９】従来例よる駆動回路のブロック図である。
【図１０】従来例の他の例による駆動回路のブロック図
である。。
である。。
【図１１】従来例による駆動回路である。
【図１２】従来例によるＤ／Ａコンバータの回路図であ
る。
る。
１０１ サンプリングメモリ １０２ ホールドメモリ １０３ Ｄ／Ａコンバータ選択制御回路 １０４ ハイ側基準電源選択回路 １０５ ロー側基準電源選択回路 １０６ Ｄ／Ａコンバータ １０７ オペアンプ
Claims (7)
- 【請求項１】 入力されたデジタル画像データを記憶す
る手段と、記憶したデジタル画像データをアナログ電圧
に変換するＤ／Ａコンバータと、該アナログ電圧を階調
表示信号として出力する手段とを備え、前記Ｄ／Ａコン
バータが容量値の等しい複数個のコンデンサ、信号を増
幅するオペアンプ及び前記複数個のコンデンサ間での電
荷の移動を制御するスイッチ回路によって構成されるこ
とを特徴とする液晶表示装置の駆動回路。 - 【請求項２】 前記Ｄ／Ａコンバータは、容量値の等し
い複数個のコンデンサに電荷を分配する動作を繰り返す
ことにより表示の階調に対応した出力電圧を出力する請
求項１に記載の液晶表示装置の駆動回路。 - 【請求項３】 入力されたデジタル画像データを記憶す
る手段と、外部より入力されるかもしくは内部で発生さ
せた基準電圧源と、前記記憶したデジタル画像データに
応じて、該基準電圧源の中からいずれか１つのレベルを
選択し出力する手段と、各基準電圧間の中間レベルのア
ナログ電圧を補間して出力するＤ／Ａコンバータと、該
アナログ電圧を階調表示信号として出力する手段とを備
えたことを特徴とする液晶表示装置の駆動回路。 - 【請求項４】 前記記憶したデジタル画像データに応じ
て、前記Ｄ／Ａコンバータの基準電圧源を外部より入力
されるかもしくは内部で発生させた複数の基準電圧源の
中から選択して切り換える手段を備えた請求項３に記載
の液晶表示装置の駆動回路。 - 【請求項５】 前記Ｄ／Ａコンバータが容量値の等しい
複数個のコンデンサとオペアンプ及びスイッチ回路によ
って構成される請求項４に記載の液晶表示装置の駆動回
路。 - 【請求項６】 前記Ｄ／Ａコンバータは、容量値の等し
い複数個のコンデンサに電荷を分配する動作を繰り返す
ことにより表示の階調に対応した出力電圧を出力する請
求項５に記載の液晶表示装置の駆動回路。 - 【請求項７】 前記Ｄ／Ａコンバータの出力電圧が、最
も高い電圧の基準電源に対しては正極性の方向に出力さ
れ、最も低い電圧の基準電源に対しては負極性の方向に
出力されるようにＤ／Ａコンバータが構成された請求項
４に記載の液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21864493A JP3268075B2 (ja) | 1993-09-02 | 1993-09-02 | 液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21864493A JP3268075B2 (ja) | 1993-09-02 | 1993-09-02 | 液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0772822A true JPH0772822A (ja) | 1995-03-17 |
| JP3268075B2 JP3268075B2 (ja) | 2002-03-25 |
Family
ID=16723184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21864493A Expired - Fee Related JP3268075B2 (ja) | 1993-09-02 | 1993-09-02 | 液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3268075B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000023977A1 (fr) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Circuit d'attaque de dispositif electro-optique, procede d'attaque, convertisseur analogique/numerique, attaqueur de signaux, panneau electro-optique, ecran de projection, et dispositif electronique |
| US6498596B1 (en) | 1999-02-19 | 2002-12-24 | Kabushiki Kaisha Toshiba | Driving circuit for display device and liquid crystal display device |
| US6577068B2 (en) | 1998-05-20 | 2003-06-10 | Seiko Epson Corporation | Electro-optical element driving circuit, electro-optical device, and electronic device |
| JP2006091569A (ja) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 階調電圧生成装置，液晶駆動装置，液晶表示装置 |
| KR100547209B1 (ko) * | 1997-08-29 | 2006-05-03 | 소니 가부시끼 가이샤 | 액정표시장치 |
| KR100760935B1 (ko) * | 2001-02-19 | 2007-09-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 데이터 구동회로 |
-
1993
- 1993-09-02 JP JP21864493A patent/JP3268075B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100547209B1 (ko) * | 1997-08-29 | 2006-05-03 | 소니 가부시끼 가이샤 | 액정표시장치 |
| US6577068B2 (en) | 1998-05-20 | 2003-06-10 | Seiko Epson Corporation | Electro-optical element driving circuit, electro-optical device, and electronic device |
| WO2000023977A1 (fr) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Circuit d'attaque de dispositif electro-optique, procede d'attaque, convertisseur analogique/numerique, attaqueur de signaux, panneau electro-optique, ecran de projection, et dispositif electronique |
| US6498596B1 (en) | 1999-02-19 | 2002-12-24 | Kabushiki Kaisha Toshiba | Driving circuit for display device and liquid crystal display device |
| KR100760935B1 (ko) * | 2001-02-19 | 2007-09-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 데이터 구동회로 |
| JP2006091569A (ja) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 階調電圧生成装置，液晶駆動装置，液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3268075B2 (ja) | 2002-03-25 |
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Legal Events
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|---|---|---|---|
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| FPAY | Renewal fee payment |
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